一、实验目的
1、 掌握组合逻辑电路的功能测试。
2、 验证半加器和全加器的逻辑功能。
3、 学会二进制数的运算规律。
二、实验元器件
数电实验箱、集成芯片(74LS00、74LS10、74LS54、74LS86)、导线。
三、实验内容
1、 组合逻辑功能路功能测试。
用两片74LS00组成图2-3所示的逻辑电路。
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实验三 加法器
一、 实验目的
1、掌握用SSI器件实现全加器的方法。
2、掌握用MSI组合逻辑器件实现全加器的方法。
3、掌握集成加法器的应用。
二、 实验设备及器件
1、数字逻辑电路实验板1块
2、74HC(LS)00(四二输入与非门) 1片
3、74HC(LS)86(四二输入异或门) 1片
4、74HC(LS)153(双四选一数据选择器) 1片
5、74HC(LS)283(4位二进制全加器) 1片
三、 实验原理
组合逻辑电路是数字电路中最常见的逻辑电路之一。组合逻辑电路的特点,就是在任意时刻电路的输出仅取决于该时刻的输入信号,而与信号作用前电路所处的状态无关。本实验是根据给定的逻辑功能,设计出实现这些功能的组合逻辑电路。
不考虑低位进位,只本位相加,称半加。实现半加的电路,为半加器。考虑低位进位的加法称为全加。实现全加的电路,为全加器。实现三个输入变量(一位二进制数)全加运算功能的电路称为1位全加器。实现多位二进制数相加有串行多位加法和并行多位加法两种形式,其中比较简单的一种电路是采用多个1位全加器并行相加,逐位进位的方式。
实验用器件管脚介绍:
1、74HC(LS)00(四二输入与非门)管脚如下图所示。
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专业班级: 2010级电子2班
学号: 10200207 姓名:周 娟
EDA 技术实验报告
实验项目名称:在QuartusII中用原理图输入法设计1位加法器
实验日期: 20##-5-10 实验成绩:
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实验课程名称:EDA技术与应用
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四位全加器
11微电子 黄跃 1117426021
【实验目的】
采用modelsim集成开发环境,利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。
【实验内容】
加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式:并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑,运算速度快;串行进位方式是将全加器级联构成多位加法器。通常,并行加法器比串行级联加法器占用更多的资源,并且随着位数的增加,相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
实现多位二进制数相加的电路称为加法器,它能解决二进制中1+1=10的功能(当然还有 0+0、0+1、1+0).
【实验原理】
全加器
除本位两个数相加外,还要加上从低位来的进位数,称为全加器。图4为全加器的方框图。图5全加器原理图。被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入,全加和Si与向高位的进位Ci作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。
表2 全加器逻辑功能真值表
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4位全加器的设计实验报告
班级:通信12-2班 学号:12090216 姓名:韦建萍
一、实验目的
熟悉利用Quartus II 的原理图输入方法设计简单组合电路,掌握层次化设计的方法,并通过一个4位全加器的设计,掌握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二、 实验原理
一个4位全加器可以由4个一位全加器构成,加法器间的进位可以串行方式实现,即将低位加法器的进位输出 cout 与相邻的高位加法器的最低进位输入信号 cin 相接。
加法器举例说明:设M = 1101 ,N = 1110,CIN=0, 则
1、 半加器(设其名为h_adder)的电路:
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