篇一 :vhdl实验报告--蜂鸣器

VHDL实验报告

一、实验目的

1、  掌握蜂鸣器的使用;

2、  通过复杂实验,进一步加深对VHDL语言的掌握程度。

二、实验原理

乐曲都是由一连串的音符组成,因此按照乐曲的乐谱依次输出这些音符所对应的频率,就可以在蜂鸣器上连续地发出各个音符的音调。而要准确地演奏出一首乐曲,仅仅让蜂鸣器能够发声是不够的,还必须准确地控制乐曲的节奏,即每个音符的持续时间。由此可见,乐曲中每个音符的发音频率及其持续的时间是乐曲能够连续演奏的两个关键因素。

乐曲的12平均率规定:每2个八度音(如简谱中的中音1与高音1)之间的频率相差1倍。在2个八度音之间,又可分为12个半音。另外,音符A(简谱中的低音6)的频率为440Hz,音符B到C之间、E到F之间为半音,其余为全音。由此可以计算出简谱中从低音l至高音1之间每个音符的频率,如表2.1所示。

表2.1  简谱音名与频率的对应关系

产生各音符所需的频率可用一分频器实现,由于各音符对应的频率多为非整数,而分频系数又不能为小数,故必须将计算得到的分频数四舍五入取整。若分频器时钟频率过低,则由于分频系数过小,四舍五入取整后的误差较大;若时钟频率过高,虽然误差变小,但分频数将变大。实际的设计应综合考虑两方面的因素,在尽量减小频率误差的前提下取合适的时钟频率。实际上,只要各个音符间的相对频率关系不变,演奏出的乐曲听起来都不会走调。

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篇二 :vhdl实验报告模版

EDA技术及应用

实验报告

所在学院: 信息科学与工程学院 专 业: 电子信息工程

班 级: 电信(产业)1301班学 号姓 名: 胡静萍

指导老师:

日 期:

实验一 八位全加器

姓 名: 学 号: 班 级: 指导老师: 日 期:

实验内容:

1.管脚绑定的具体说明。

A7~58,A6~57,A5~56,A4~55,A3~54,A2~53,A1~50,A0~49 B7~66,B6~65,B5~64,B4~63,B3~62,B2~61,B1~60,B0~59 SUM7~98,SUM6~99,SUM5~100,SUM4~101

SUM3~102,SUM2~103,SUM1~104,SUM0~105

COUT~106

2.实验中遇到的问题及解决方法。

在编写程序时,错将P1当成了PI,后经过对照程序做出了正确的修改;在初次做八位全加器时,忘了给COUT绑定引脚,以至于没有进位显示,通过向同学询问COUT和CIN的作用,才发现是自己忘了给COUT绑定引脚。

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篇三 :vhdl实验报告

                  组合逻辑电路之加法器设计

              班级:2011211410

             姓名:杨志康 林汉达

             学号:2011211954  2011211959

实验目的:

利用本学期所学知识,并且利用计算机组成原理中介绍的修正函数,编程实现一个任意位进位的1位BCD码加法器。培养动手能力和代码编写能力,提高对本课程的理解和掌握。做到学以致用。

实验内容和原理:

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篇四 :vhdl八位加法器设计实验报告

电子科技大学

学生姓名:学 号:指导教师:日 期: 实 验 报 告 缪麒龙 2010021120017 陈学英 2013 年 4 月13 日

一、实验室名称:科B453

二、实验项目名称:八位全加器的设计

三、实验原理:

1、原理:

加法器是数字系统中的基本逻辑器件例如为了节省资源减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的,因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式:并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑,运算速度快;串行进位方式是将全加器级联构成多位加法器。通常,并行加法器比串行级联加法器占用更多的资源,并且随着位数的增加,相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实验表明,4 位二进制并行加法器和串行级加法器占用几乎相同的资源。这样,多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。

2、实现框图:

1)四位加法器

四位加法器可以采用四个一位全加器级连成串行进位加法器,实现框 图如下图所示,其中CSA为一位全加器。显然对于这种方式因高位运 算必须要等低位进位来到后才能进行因此它的延迟非常可观高速运算 肯定无法胜任。

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篇五 :vhdl课程设计实验报告

湖南科技大学

信息与电气工程学院

《课程设计报告》

题    目:  硬件描述语言课程设计  

专    业:     电子信息工程       

班    级:          三班             

姓    名:        康良红               

学    号:       1204030326                

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篇六 :VHDL实验报告

《创新实验》实验报告

—基于VHDL的编程和硬件实现

一、实验目的

1.

2.

3.

4. 熟悉和掌握硬件描述语言VHDL的基本语法及编写; 掌握软件Xilinx ISE 10.1的使用; 熟悉SDZ-6电子技术实验箱的使用; 了解节拍脉冲发生器等基本电路的实现;

5. 了解八位二进制计数器的功能与设计;

6. 学习键盘和七段数码管显示的控制和设计。

二、实验内容

1. Xilinx ISE 10.1软件的使用;

2. 节拍脉冲发生器等基本电路的实现;

3. 八位二进制计数器的实现

4. 键盘扫描及显示的实现

三、实验器材

1、 PC机

2、 SDZ-6电子技术实验箱

3、 正负5V电源

4、 I/O接口线

四、软件的使用

在安装Xilinx10.1软件时,需要一个ID号,其实这个ID号是可以重复使用的,几个同学在官网注册后就可以共享ID号了。

安装完成之后就可以使用这个软件编写相应的VHDL的程序。

1.新建工程

File—>New Project 弹出下面的对话框

输入工程名后单击Next。然后根据本实验的实验箱进行以下设置。

VHDL实验报告

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篇七 :VHDL实验报告

VHDL实验报告

5090309160  庄炜旭

实验三. 4位可逆计数器,4位可逆二进制代码-格雷码转换器设计

一.实验目的

学习时序电路的设计,仿真和硬件测试,进一步熟悉VHDL设计技术

1. 学习4位可逆计数器的设计

2. 学习4位可逆二进制代码-格雷码转换器设计

二.实验内容

设计4位可逆计数器,及4位可逆二进制代码-格雷码转换器,并仿真,下载。

    [具体要求]

1.  4位可逆计数器

a)   使用CLOCK_50作为输入时钟,其频率为50MHz(对于频率大于50Hz的闪烁,人眼会看到连续的光),因而,对其进行225的分频后,再用于时钟控制。(可利用实验一)

b)   使用拨码开关SW17作为模式控制,置‘1’时为加法计数器,置‘0’时为减法计数器,同时使用LEDR17显示SW17的值。

c)   使用KEY3作为异步复位开关(按下时为0,不按为1),当为加法计数器时,置“0000”,当为减法计数器时,置“1111”。

d)   使用LEDR3,LEDR2,LEDR1,LEDR0作为转换后的输出结果显示,LEDR3为高位,LEDR0为低位。

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篇八 :VHDL实验报告

西安电子科技大学

实验报告

班 级:        

学 号:    

姓 名:      

地 点:    E-505     

批 次:     第二批     

时 间:星期五下午、晚上

          实验一 3-8译码器电路设计实验

(一)实验名称:

3-8译码器电路设计

(二)实验目的:

1)掌握ISE开发工具的使用,掌握FPGA开发的基本步骤;

2)掌握组合逻辑电路设计的一般方法;

3)掌握程序下载方法,了解UCF文件的格式;

4)初步了解开发板资源,掌握开发板使用方法。重点了解滑动开关和LED显示灯的使用方法。

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