《数字电路》课程设计总结报告

题目：数字钟设计

                   专     业  　信息学院　　

                   班 　 级  　              　

                   学生姓名                       

                   学　  号    　                

                   指导教师                 

  2010    年   12 月  15  日

目     录

一．设计任务（设计课题、功能要求）

   

二．设计框图及整机概述

  

三．各单元电路的设计方案及原理说明

 

四．调试过程及结果分析

五．设计、安装及调试中的体会

六．对本次课程设计的意见及建议

    

    七.  系统原理图、PCB板及实物图

 

    八.  附录：元器件清单

一、设计任务

     1.设计课题：多功能数字钟电路设计

      2.功能要求：

1)基本功能

l 计时准确，以LED数字形式显示时、分的时间。为节省器件，其中秒位采用发光二极管指示；

l 分和秒的计时要求为60进位；

l 具有校时功能，可以在任意时刻校准时间，要求可靠方便。

2) 扩展功能

l  增加小时显示功能，计数为“12（或24）翻1”；

l  定时闹钟功能，其时间自定；

l  仿广播电台正点报时，能以音响自动正点报时，12（24）小时循环一次。要求第一响为正点，以后每隔一秒或半秒钟响一下，几点钟就响几声；

      触摸报整点时数或自动报整点时数（选做一）。

此作品中，我以基本功能的设计为主。 

二、设计框图及整机概述

①　 总体设计框图：

   

      

 ② 系统工作原理分析：

 由振荡器产生的稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器输出不准脉冲。秒计数器计数60秒即二极管闪烁60下后向分计数器进位，分计数器计满60后向小时计数器进位。计数器的输出经译码器送显示器。计时出现误差是可以用校时电路进行校时、校分、校秒。扩展电路必须在主体电路正常运行的情况下才能进行功能扩展。

三、各单元电路的设计方案及原理说明

     1、振荡器的设计

 采用的由集成逻辑门与RC组成的时钟源振荡器或由集成电路定时器555与RC组成的多谐振荡器。这里选用555构成的多谐振荡器，设振荡频率f0＝1000Hz。各参数如下图。

 

 2、分频器的设计

   分频器的功能主要由两个：一是产生标准秒脉冲信号；二是提供功能扩展

电路所需的信号，如仿电台报时用的1kHz的高音频信号和500Hz的低音频信

等。选用3片中集成电路计数器74LS90可以完成上述功能。因每片为1／10

频，3片级联则可获得所需要的频率信号，即第1片的Q0端输出频率为500HZ第2片的Q3端输出为10Hz，第3片的Q3端输出为1Hz。 引脚图如下：

3、分秒计数器的设计

    分和秒计数器都是模M=60的计数器，其计数规律为：00-01-…-58-59-00…选74LS92作十位计数器，74LS90作个位计数器。再将它们级联组成模数M=60的计数器。 74LS92是二—六—十二进制计算器，即CP0和Q0组成二进制计算器，CP1和Q3Q2Q1在74LS92中为六进制计算器。各引脚的图如下：

 

4、校时电路的设计

     校时方式有“快校时”和“慢校时”两种，“快校时”是，通过开关控制，使计数器对1Hz的校时脉冲计数。“慢校时”是用手动产生单脉冲作校时脉冲。图2.4为校“时”、校“分”电路。其中S1为校“分”用的控制开关，S2为校“时”用的控制开关。校时脉冲采用分频器输出的1Hz脉冲，当S1或S2分别为“0”时可进行“快校时”。需要注意的是，校时电路是由与非门构成的组合逻辑电路。开关Sl或S2为“0”或“1”时，可能会产生抖动，接电容C1、C2可以缓解抖动。必要时还应将其改为去抖动开关电路。其电路图如下：

 四、调试

      1、检查电路 ：对照电路图检查电路器件是否连接正确，器件引脚 、电容极性 、电源线 、地线是否对接，连接是否牢靠，是否有虚焊的引脚，电源数值与方向是否符合设计要求。

         2、调试电路：在实验台调好的5V电压，将其输出端连接在电路板上，用函数信号发生器将1Hz的信号输入时，逐个模块测试。

五、心得体会

这次课程设计，加强了我们动手、思考和解决问题的能力。在这次课程设计过程中，我们了解了很多元件的功能，并且对于其在电路中的使用有了更多的认识。而且还记住了很多东西。比如一些芯片的功能，平时看课本，这次看了，下次就忘了，通过动手实践让我们对各个元件印象深刻。
    在制作PCB时，发现细心耐心，恒心一定要有才能做好事情，首先是线的布局上既要美观又要实用和走线简单，兼顾到方方面面去考虑是很需要的。另外就是制板和焊接，在这方面问题不是很大。

最后就是调试了，出现的问题还是很多的。比如发现有部分功能没有实现，仔细检查了一遍，才发现有根线接错了，而且有些地方存在虚焊现象。改正了之后，问题就迎刃而解了。

此次课程设计，让我学到了很多课内学不到的东西，比如独立思考解决问题，出现差错的随机应变，和与人合作共同提高，都受益非浅，今后的制作应该更轻松，自己也都能扛的起并高质量的完成项目。

感谢老师的指导，也同样谢谢其他各组同学的无私帮助！

六、对本次课程设计的意见及建议

      这次是数字电路课程设计，老师给我们的题目是数字钟设计，建议老师可以允许我们选择其他的题目来完成，这样就有更大的发挥空间。

另外，由于快到期末，这次课程设计的时间比较紧迫，我们掌握的知识不太充足，也不够扎实。建议老师把课程设计的时间提前一些。我们在这次课程设计中也学到了不少知识。谢谢老师的指导！

七、参考文献

    《数字电路技术基础》                   高等教育出版社

     《电子线路设计（第4版）》             电子工业出版社

     《电子技术应用实验教程》               电子科技大学出版社

     《Protel99SE原理图和印刷板设计》       清华大学出版社

八、系统原理图和PCB板

           1、原理图

2、PCB板

附录：

l  数字钟主体电路器件

 

第二篇：数字电路课程设计数字电子钟

数字电路逻辑设计

课程设计

学校：

学院：

专业班级：

姓名：

学号：

同组人：

课程设计题目

数字电子钟

设计要求

1. 设计一个具有时、分、秒显示的电子钟（23小时59分59秒）。

2. 该电子钟应具有手动校时、校分得功能。

3. 整点报时。从59分50秒起，每隔2s发出一次“嘟”的信号。连续5次，最后1次信号结束即达到正点。

设计方案

1. 数字电子钟基本工作原理和整体设计方案

数字钟实际上是一个对标准频率进行计数的计数电路。它的计时周期是24小时，由于计数器的起始时间不可能与标准时间（如北京时间）一致所以采用校准功能和报时功能。

数字电子钟是由石英晶体振荡器、分频器、计数器、译码器、显示器和校时电路组成，石英晶体振荡器产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器，计数结果通过时、分、秒译码器显示时间。秒脉冲是整个系统的时基信号，它直接决定计时系统的精度，将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个时脉冲信号，该信号将被送到时计数器。时计数器采用24进制计时器，可实现对一天24小时的计时。译码显示电路将“时”、“分”、“秒”计数器的输出状态通过显示驱动电路，七段显示译码器译码，在经过六位LED七段显示器显示出来。整点报时电路时根据计时系统的输出状态产生一个脉冲信号，然后去触发一音频发生器实现报时。校准电路时用来对“时”、“分”、“秒”显示数字进行校对调整的。

数字电子钟逻辑框图如下：

2. 数字电子钟单元电路设计、参数计算和元件芯片选择

（1）石英晶体振荡器和分频器

石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。它还具有压电效应，在晶体的某一方向加一电场，则在与此垂直的方向产生机械振动，有了机械振动，就会在相应的垂直面上产生电场，从而机械振动和电场互为因果，这种循环过程一直持续到晶体的机械强度限止时，才达到最后稳定。这个压电谐振的频率就是即为晶体振荡器的固有频率。一般来说，振荡器的频率越高，计时精度越高，但耗电量将增大。如果精度要求不高也可以采用由集成电路定时器555与RC组成的多谐振荡器。

由于振荡器产生的频率很高，要得到秒脉冲，就需要分频电路，即为分频器。

由于本课程设计，实验室已给出秒脉冲信号，故不对振荡器和分频器进行设计。

555集成定时器和RC组成的多谐振荡器电路图如下（设振荡频率f=1kHz，RP为可调电阻，微调RP可调出1kHz的输出）：

（2）计数器

秒脉冲信号要经过6级计数器，分别要得到“秒”个位、十位，“分”个位、十位以及“时”个位、十位的计时，其中“秒”、“分”计数器是六十进制，“时”计数器是二十四进制。

①六十进制计数器

秒脉冲信号首先送到“秒”计数器进行累加计数，“秒”计数器应该完成一分钟之内秒数目的累加，并达到60秒产生一个进位信号作为下一级的时钟脉冲信号输入。所以用两片74LS90芯片组成一个六十进制计数器，由于74LS90芯片有异步清零端，所以采用异步清零法实现六十进制计数。其中，“秒”十位是六进制，“秒”个位是十进制。如图所示：

“分”计数器和“秒”计数器的构造是完全一样的，只是“秒”计数器的时钟脉冲信号输入是秒脉冲信号，即。而“分”计数器的时钟脉冲信号输入是“秒”十位计数器的，即，这是因为74LS90芯片的时钟脉冲输入是下降沿有效的。如图所示：

②二十四进制计数器

在这里“时”计数器还是用两片74LS90芯片组成一个二十四进制计数器，由于74LS90芯片有异步清零端，所以采用异步清零法实现二十四进制计数。

如图所示：

    “时”计数器的时钟脉冲输入是“分”十位计数器的，即。如图所示：

（3）译码器和显示器

由于本课程设计，实验室已给出8421BCD码高电平有效的译码器和显示器，所以这里不对其进行设计。

（4）校时电路

当数字电子钟走时出现误差时，需要校正时间。校时电路实现对“时”、“分”的校准。在电路中设有正常计时和校对位置。对校时电路的要求是，在小时校正中不影响分钟和秒的正常计数，在分钟校正中不影响小时和秒的计数。

校时电路如图所示：

说明：S1或S2断开的时候给相连与非门输入的是逻辑1，闭合的时候给相连与非门输入的时逻辑0。

需要注意的时，校时电路是由与非门组成的组合逻辑电路构成的，开关S1或S2为“断开0”或“闭合1”时，可能会产生抖动，为防止这一情况的发生，我们可以接入一个由RS触发器组成的防抖动电路来控制。

放抖动电路如图所示：

说明：开关在M端是Q端输出是0；开关在N端Q端输出是1；开关从M端向N端闭合或从N端向M端闭合的过程中，Q端的输出是保持功能。

（5）报时电路

报时电路要求在每个小时的59分51秒、53秒、55秒、57秒、59秒都输出一个音频信号，每个音频信号持续时间都为1s。由于本课程设计中实验室给的蜂鸣器是高电平有效的。所以蜂鸣器的输入是分十位的，分个位的，秒十位的以及秒个位的一共七个输入的与逻辑，即。

报时电路可以用74LS30（8端输入与非门）再级联一个反相器（可用与非门来实现），或者用六个与门（2片74LS08四2输入与门）相互连接构成等等。

（6）数字电子钟整体电路图

说明：这里没有给出报时电路。

（7）数字电子钟的组装和调试

由系统框图，按照信号的流向分级安装，逐级级联。这里的每一级是指数字电子钟的各个功能电路。

级联时如果出现时序配合不同步，或剑锋脉冲干扰，引起的逻辑混乱，可以增加多级逻辑门来延时。如果显示字符变化很快，模糊不清，可能是由于电源电流的跳变引起的，可在集成电路的电源端加退藕滤波电容，通常用几十微法的大电容和0.01μF的小电容相并联构成。

设计总结

本学期开设了数字电路逻辑设计这门课程。这次课程设计使我明白要设计一个成功的电路，必须要细心，耐心，认真。课程设计过程中很多步骤在设计时需要反复实践，其过程很烦琐，有时花很长时间设计出来的电路还是需要重做，那时心中会很急躁，就需要我们静下心，仔细查找原因，然后做出相应的改动。

同时我也深刻了解到了仿真与真正的实验室搭建电路在实现功能上面的差别是十分大的，有很多在仿真时没有发现和没有想到的问题都出现了。有的问题虽然已经想到了，也提出了解决的方法，但是在真正搭建时还是有层出不穷的问题出现。就像本次搭建调时电路中发现及时接上了RS触发器进行缓冲，在控制调时电路开关的过程中，显示屏上的数字还是会发生跳变，最终在老师的帮助下使用D触发器解决了这个问题，出现并解决这个问题使我在本次课程设计中受益良多。最后，在实验室有限的条件和自己有限的知识里，非常感谢指导老师诲人不倦的精神。我相信本次课程设计会对我今后的后续学习的帮助是很大的。

参考文献

1. 百度文库  《数字电子钟设计报告》

2. 数字电路逻辑设计（第二版）   高等教育出版社

3. 道客巴巴  《机械开关防抖动电路设计》