毕业设计（论文）开题报告

  基于FPGA数字频率计设计

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学生姓名：                 

指导教师：                 

开题时间：   20## 年 3 月   日

 

第二篇：基于FPGA的全同步数字频率计的设计

湖南大学

硕士学位论文

基于FPGA的全同步数字频率计的设计

姓名：包本刚

申请学位级别：硕士

专业：电路与系统

指导教师：何怡刚

20071020

硕士学伊论文

摘要

频率是电子技术领域内的一个基本参数，同时也是一个非常重要的参数。稳定的时钟在高性能电子系统中有着举足轻重的作用，直接决定系统性能的优劣。随着电子技术的发展，测频系统使用时钟的提高潮９频技术有了相当大的发展，但不管是何种测频方法，±１个计数误差始终是限制测频精度进一步提高的一个重要因素。

本设计阐述了各种数字测频方法的优缺点。通过分析±１个计数误差的来源得出了一种新的测频方法：检测彼测信号，时基信号的相位，当相位同步时开始计数，相位再次同步时停止计数，通过相位同步来消除计数误差，然后再通过运算得到实际频率的大小。根据Ｍ／Ｔ法的测频原理，已经出现了等精度的测频方法，但是还存在±ｌ的计数误差。因此，本文根据等精度测频原理中闸门时间只与被测信号同步，而不与标准信号同步的缺点，通过分析已有等精度测频方法所存在±１个计数误差的来源，采用了全同步的测频原理在ＦＰＧＡ器件上实现了全同步数字频率计。根据全同步数字频率计的测频原理方框图，采用ＶＨＤＬ语言，成功的编写出了设计程序，并在ＭＡＸ＋ＰＬＵＳＩＩ软件环境中，对编写的ＶＨＤＬ程序进行了仿真，得到了很好的效果。最后，又讨论了全同步频率计的硬件设计并给出了电路原理图和ＰＣＢ图。对构成全同步数字频率计的每一个模块，给出了较详细的设计方法和完整的程序设计以及仿真结果。

关键词：ＥＤＡ、ＦＰＧＡ、全同步、数字频率计、ＶＨＤＬ语言、ＭＡＸ＋ＰＬＵＳｌＩ

基于ＦＰＧＡ的全同步数字频率计的设计

Ａｂａｓｔｒａｃｔ

Ｆｒｅｑｕｅｎｃｙｉｓａｂａｓｉｃｐａｒａｍｅｔｅｒｏｆｅｌｅｃｔｒｏｎｉｃｓｆｉｅｌｄ，ｍｅａｎｗｈｉｌｅ，ｉｔ’ｓａｖｅｒｙｉｍｐｏｒｔａｎｔｐａｒａｍｅｔｅｒ．Ｓｔａｂｌｅｃｌｏｃｋｉｓｖｅｒｙｉｍｐｏｒｔａｎｔｉｎｈｉｇｈｐｅｒｆｏｒｍａｎｃｅｅｌｅｃｔｒｏｎｉｃｓｓｙｓｔｅｍ，ｄｅｔｅｒｍｉｎｉｎｇｔｈｅｓｙｅｔｅｍｐｅｒｆｏｒｍａｎｃｅｄｉｒｅｃｔｌｙ．Ｗｉｔｈｔｈｅｄｅｖｅｌｏｐｍｅｎｔｏｆｔｅｃｈｎｏｌｏｇｙｏｆｅｌｅｃｔｒｏｎｉｃｓ，ｔｈｅｆｒｅｑｕｅｎｃｙｍｅａｓｕｒｅｍｅｎｔｓｙｓｔｅｍｕｓｉｎｇｈｉｇｈｅｒｃｌｏｃｋ，ｔｈｅｆｒｅｑｕｅｎｃｙｍｅａｓｕｒｅｍｅｎｔｔｅｃｈｎｏｌｏｇｙｈａｓｖｅｒｙｎｉｃｅｄｅｖｅｌｏｐｍｅｎｔＩｎｄｅｓｐｉｔｅｏｆｕｓｉｎｇａｌｌｏｔｈｅｒａｄｖａｎｃｅｄｆｒｅｑｕｅｎｃｙｍｅａｓｕｒｅｍｅｎｔｍｅｔｈｏｄｓ，ｔｈｅｐｏｓｉｔｉｖｅａｎｄｎｅｇａｔｉｖｅ１ｗａｓａｅｒｒｏｒｓｖｅｒｙｉｍｐｏｒｔａｎｔｆａｃｔｏｒｔｈａｔｓｔｏｐｆｒｅｑｕｅｎｃｙｍｅａｓｕｒｅｍｅｎｔｐｒｅｃｉｓｉｏｎｉｍｐｒｏｖｉｎｇａｌｌｔｈｒｏｕｇｈ．

ＴｈｅｄｅｓｉｇｎｅｘｐｏｕｎｄｔｈｅａｄｖａｎｔａｇｅａｎｄｄｉｓａｄｖａｎｔａｇｅｏｆｍｏｓｔｄｉｇｉｔａｌｆｒｅｑｕｅｎｃｙｍｅａｓｕｒｅｍｅｎｔｍｅｔｈｏｄｓＴｈｒｏｕｇｈａｎａｌｙｚｉｎｇｔｈｅｏｒｉｇｉｎｏｆｔｈｅｐｏｓｉｔｉｖｅａｎｄｎｅｇａｔｉｖｅＩｅｌＴｏｒｓ，ｇｏｔａｎｅｗｆｒｅｑｕｅｎｃｙｍｅａｓｕｒｅｍｅｎｔｍｅｔｈｏｄｓ：ｃｈｅｃｋｉｎｇｔｈｅ

ｐｈａｓｅ，ｉｆｔｈｅｐｈａｓｅｉｓｓｙｎｃｈｒｏｎｏｕｓ，ｔｈｅｎｔｈｅｍｅａｓｕｒｅｄｃｏｕｎｔｅｒｓａｎｄｓｔａｒｔｓｔａｎｄａｒｄｓｉｇｎａｌ’ｓ

ｃｏｕｎｔｉｎｇ，ｗｈｅｎｔｈｅｓｉｇｎａｌ’ｓｐｈａｓｅｉｓｓｙｎｃｈｒｏｎｏｕｓａｇａｉｎ，ｔｈｅｃｏｕｎｔｅｒｓｔｏｐｐｉｎｇｗｏｒｋｉｎｇ，ｂｙｐｈａｓｅｉｎ－ｐｈａｓｅｔｏｅｌｉｍｉｎａｔｅｃｏｕｎｔｉｎｇｅｒｒｏｒｓ，ｔｈｅｎｇｅｔｔｉｎｇｔｈｅｒｅａｌｆｒｅｑｕｅｎｃｙｔｈｒｏｕｇｈｃａｌｃｕｌａｔｉｎｇ．Ｂｙｔｈｉｓｗａｙ’ｓｇｕｉｄｅ，ｔｈｅｄｅｓｉｇｎ

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ＤｅｓｉｇｎＬａｎｇｕａｇｅ）ｈａｒｄｗａｒｅｄｅｓｃｒｉｐｔｉｏｎｌａｎｇｕａｇｅａｎｄｓｉｍｕｌａｔｅｄｉｔｒｉｇｈｔ．ＡｃｃｏｒｄｉｎｇｔｏａｌｌｏｆＳｙｎｃｈｒｏｎｏｕｓＤｉｇｉｔａｌＢｌｏｃｋｄｉａｇｒａｍｏｆｔｈｅｆｒｅｑｕｅｎｃｙｍｅａｓｕｒｅｍｅｎｔｕｓｉｎｇＶＨＤＬ，ｔｈｅｓｕｃｃｅｓｓｆｕｌｐｒｅｐａｒａｔｉｏｎｏｆｔｈｅｄｅｓｉｇｎｐｒｏｃｅｓｓ，ａｎｄｉｎＭＡＸ＋ＰＬＵＳＩＩｓｏｆｔｗａｒｅｅｎｖｉｒｏｎｍｅｎｔ，ｔｈｅｐｒｅｐａｒａｔｉｏｎｏｆｐｒｏｃｅｄｕｒｅｓｆｏｒＶＨＤＬｓｉｍｕｌａｔｉｏｎ，ｏｂｔａｉｎｅｄｖｅｒｙｇｏｏｄｒｅｓｕｌｔｓ．Ｌａｓｔｌｙ，ｔｈｅｆｒｅｑｕｅｎｃｙｓｙｎｃｈｒｏｎｉｚａｔｉｏｎｏｆｔｈｅｗｈｏｌｅｄｉｓｃｕｓｓｉｏｎｏｆｔｈｅｈａｒｄｗａｒｅｄｅｓｉｇｎａｎｄｇｉｖｅｓｔｈｅｃｉｒｃｕｉｔｓｃｈｅｍａｔｉｃｓａｎｄＰＣＢｐｌａｎｓ．Ａｌｌｏｆ

ｆｒｅｑｕｅｎｃｙｏｆｅａｃｈｍｏｄｕｌｅ，ｉｓ

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Ｋｅｙｗｏｒｄ：ＥＤＡ、ＦＰＧＡ、ＣｏｍｐｌｅｔｅＩｎ－ｐｈａｓｅ、ＤｉｇｉｔａｌＣｙｍｏｍｅｔｅｒ、ＶＨＤＬ、ＭＡＸＰＬＵＳＩＩⅡ

湖南大学

学位论文原创性声明

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作者签名：宅砀剐日期：》＿尹年‘１月上７日

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本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权湖南大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。本学位论文属于

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作者签名：

导师签名：日期：弘刁年日期：肼ｆ（月１，予日｝｝１１月ｑ日

硕Ｉ一学位论史

第一章

１．１课题背景绪论

随着数字电路应用越来越广泛，传统的通用数字集成电路芯片已经很难满足系统功能的要求，而且随着系统复杂程度的不断增加，所需通用集成电路的数量呈爆炸性增长，使得电路板的体积迅速膨胀，系统可靠性难以保证。此外，现代电子产品的生命周期都很短，一个电路可能要在很短的时间内作改进以满足新的功能要求，对于通用集成电路来说则意味着重新设计和重新布线。而可编程逻辑器件克服了上述缺点，它把通用集成电路通过编程集成到一块尺寸很小的硅片上，成倍缩小了电路的体积，同时由于走线短，减少了干扰，提高了系统的可靠性，又由于ＶＨＤＬ语言和Ｖｅｒｉｌｏｇ语占易于掌握与使用，设计相当灵活，极大地缩短了产品的丌发周期。本设计在ＦＰＧＡ技术越来越成熟，应用越来越广泛的情况下，使用成熟的ＦＰＧＡ技术来实现目自管还不是很成熟的全同步数字频率计。此设计具有重要的研究价值。１．２频率计概述

频率是电子技术领域永恒的话题，电子技术领域离不丌频率，一旦离开频率电子技术的发展是不可想象的，就像现在的人离不开电一样。为了得到性能更好的电子系统，科研人员在不断地研究着频率，ＣＰＵ就是用频率的高低来评价其性能好坏，速度的高低，可见频率在电子系统中是多么重要。如何／ｊ。能知道频率的数值呢？当然是用频率计来测量。为了准确的测出频率的多少，人们研究出了很多测频率的方法。根据测频工作原理可将频率测量方法分成以下几类：

一、是利用电路的某种频率响应特性束测量频率，谐振测频法和电桥测频法是这类测量方法的典型代表：前者常用于低频段的测量，后者主要用于高频或微波频段的测量。谐振法的优点是体积小、重要轻、不要求电源等，目ｄ口仍获得广泛应用。

二、是利用标准频率与被测频率进行比较来测量频率，采用比较法测量频率，其准确度取决于标准频率的准确度。拍频法、示波器法以及差频法等均属此类方法。拍频法和示波器法主要用于低频段的测量，差频法则用于高频段的频率测量，它的显著优点是测试灵敏度高…。

以上两种方法适合于模拟电路中实现，但是模拟电路没有数字电路稳定，因此数字电路出现后，马上就出现了数字频率计。目前广泛使用的计数测频法则适合于数字电路实现。该方法是根据频率的定义，记下单位时问内周期信号的重复次数，

基于ＦＰＧＡ的哞：旧步数’≯频率计的ｉ５１计

因此又称为电子计数器测频法。

常用数字频率测量方法有Ｍ法，Ｔ法和Ｍ／Ｔ法。Ｍ法是在给定的闸门时间内，测量被测信号的脉冲个数再进行换算得出被测信号的频率，其测量精度取决于闸门时问的准确度和被测信号频率。当被测信号频率较低时将产生较大误差，除非闸门时『日Ｊ取得很大。Ｔ法是通过测量被测信号的周期，然后换算得出被测信号韵频率。其测量精度取决于被测信号的周期和计时精度，测信号频率较高时，对计时精度的要求就很高。Ｍ／Ｔ法具有以上２种方法的优点，当他通过测量被测信号数个周期的计数次数，然后换算得出被测信号的频率，可兼顾低频与高频信号，提高了测量精度。但是，Ｍ法，Ｔ法和Ｍ／Ｔ法都存在±Ｉ计数误差问题。Ｍ法在规定闸门时问内存在±１个被测信号的脉冲计数误差，Ｔ法或Ｍ／Ｔ法也存在±１个字的计时误差。这个问题成为限制测量精度提高的一个重要原因。本设计在研究总结上述方法的基础上，得出了一种新的频率测量方法，该方法利用相位全同步方法消除限制测量精度提高的±１个数字误差问题，从而使频率测量的精度和性能大为改善“１。

然而一种新的方法的实际应用比提出来更难，要考虑各种可能的问题，首先就是由于采用的新的设计方法使得电路的复杂程度成倍增加，因此如果还采用传统数字电路来实现则将使ＰＣＢ板面积变得异常庞大与复杂。信号走线长，导致系统误差增大，难以提高系统的工作频率，此外，ＰＣＢ板的集成度不高还将导致高频信号容易受到外界的干扰，反而可能降低测频精度。由于可编程逻辑器件能很好地克服了以上缺点，大大提高系统时钟，因此本设计将介绍由现场可编程逻辑器件（ＦＰＧＡ）来实现全同步数字频率计，本设计除了相位检测电路不在可编程电路之中，其余的电路都集成在可编程逻辑器件中。

本设计消除了±ｌ误差，但由于相位检测电路不可避免有误差，系统误差不可避免，因此，全同步数字频率计的主要问题是如何减小相位检测电路的误差以及提高标准时基晶振的稳定性。本设计使用著名的ＡＬＴＥＲＡ公司的软件平台姒ｘ＋ＰＬＵＳＩＩ并采用ＶＨＤＬ语言束设计实现。

１．３频率计发展现状

由于社会发展和科技发展的需要，信息传输和处理的要求的提高，对频率的测量精度也提出了更高的要求，需要更高准确度的时频基准和更精密的测量技术。而频率测量所能达到的精度，主要取决于作为标准频率源的精度以及所使用的测量设备和测量方法。目Ｉｊ｛『，国内外使用的测频的方法有很多，有直接测频法、内插法、游标法、时间一电压变化法、多周期同步法、频率倍增法、频差倍增法以及相位比２

顾Ｉ学位论文

较法等等。直接测频的方法较简单，但精度不高。内插法和游标法都是采用模拟的方法，虽然精度提高了，但是电路设计却很复杂；时『自Ｊ一电压变化法是利用电容的充放电时『ＢＪ进行测量，由于经过Ａ／Ｄ转换，速度较慢，且抗干扰能力较弱。多周期同步法精度较高的一种。为了进一步的提高精度，通常采用模拟内插法或游标法与多周期同步法结合使用，虽然精度有了进一步的提高，但始终未解决±１个字的计数误差，而且这些方法设备复杂，不利于推广。频率误差倍增法可以减小计数器的±１个字的误差，提高测量精度。但用这种方法来提高测量精度是有限的，因为如要得到２×１０１３的测量精度，就要把被测频率ｆＩ倍频到ｍｆ。＝１／２×１０“Ｈｚ＝５０００ＭＨｚ，这无论是对倍频技术，还是对目Ｉｊ｛『的计数器都是很难实现的。频差倍增一多周期法是一种频差倍增法和差拍法相结合的测量方法。这种方法是将被测信号和参考信号经经频差倍增使被测信号的相位起伏扩大，在通过混频器获得差拍信号，用电子计数器在低频下进行多周期测量，能在较少的倍增次数和同样的取样时『日Ｊ情况下，得到比测频法更高的系统分辨率和测量精度。但是仍然存在着时标不稳而引入的误差和一定的触发误差。以上只是对现存的几种主要的测频方法的概述，很显然从以上的分析中知道：不同的测频方法在不同的应用条件下是具有一定的优势的，而在本论文中，我主要在多周期同步法的基础上，采用了全同步的测频方法。主要是消除了±１个字的对时标信号的计数误差，而且在ＦＰＧＡ／ｃＰＬＤ芯片上实现，具有很大的优势。

总之，频率（时间）测量技术发展非常快。在频标方面，一方面是追求新的更高稳定度和准确度的新型频标，据报道，实验室中做出频率准确度优于ｌＯ－“的频标。一方面是提供便于工业、科研应用的商品化频标，如小铯钟、铷频标、新型高稳定度晶体振荡器等这些工作多在计量研究与工业部门进行。大量的工作在改进、创造新的测频原理、方法和仪器，以便以更高的精度、速度，自动进行测量和数掘处理，并向多功能、小型化、高性价比方向发展。在提高测频精度方面，值得特别提出的有全同步取样技术和可校准通用电子计数器技术，它们使测频精度提高到一个新的水平嘲。

１．４ＦＰＧＡ概述

ＦＰＧＡ是英文ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ的缩写，即现场可编程门阵列，它是在ＰＡＬ、ＧＡＬ、ＥＰＬＤ等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ＡＳＩＣ）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

ＦＰＧＡ采用了逻辑单元阵列ＬｃＡ（ＬｏｇｉｃＣｅｌｌＡｒｒａｙ）这样一个新概念，内部包括可配置逻辑模块ＣＬＢ（ＣｏｎｆｉｇｕｒａｂｌｅＬｏｇｉｃＢｌｏｃｋ）、输出输入模块ＩＯＢ（Ｉｎｐｕｔ３

幕于ＦＰＧＡ的伞Ｍ步数字频牢计的设计

ＯＵｔｐｕｔＢｌｏｃｋ）和内部连线（Ｉｎｔｅｒｃｏｎｎｅｃｔ）三个部分。ＦＰＧＡ的基本特点主要有：

１）采用ＦＰＧＡ设计ＡＳＩＣ电路，用户不需要投片生产，就能得到合用的芯片。２）ＦＰＧＡ可做其它全定制或半定￥０ＡＳＩＣ电路的中试样片。

３）ＦＰＧＡ内部有丰富的触发器和Ｉ／Ｏ引脚。

４）ＦＰＧＡ是ＡＳＩＣ电路中设计周期最短、开发费用最低、风险最小的器件之一。５）ＦＰＧＡ采用高速ＣＨＭＯＳ工艺，功耗低，可以与ＣＭＯＳ、ＴＴＬ电平兼容。

可以说，ＦＰＧＡ芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。

目前ＦＰＧＡ的品种很多，有ＸＩＬＩＮＸ的ＸＣ系列、ＴＩ公司的ＴＰＣ系列、ＡＬＴＥＲＡ公司的ＦＬＥＸ系列等。

ＦＰＧＡ是由存放在片内ＲＡＭ中的程序来设置其工作状态的，因此，工作时需要对片内的ＲＡＭ进行编程。用户可以根据不同的配置模式，采用不同的编程方式。

加电时，ＦＰＧＡ芯片将ＥＰＲＯＭ中数据读入片内编程ＲＡＭ中，配置完成后，ＦＰＧＡ进入工作状念。掉电后，ＦＰＧＡ恢复成白片，内部逻辑关系消失，因此，ＦＰＧＡ能够反复使用。ＦＰＧＡ的编程无须专用的ＦＰＧＡ编程器，只须用通用的ＥＰＲＯＭ、ＰＲＯＭ编程器即可。当需要修改ＦＰＧＡ功能时，只需换一片ＥＰＲＯＭＵ口可。这样，同一片ＦＰＧＡ，不同的编程数据，可以产生不同的电路功能。因此，ＦＰＧＡ的使用非常灵活。

ＦＰＧＡ有多种配置模式：并行主模式为一片ＦＰＧＡ加一片ＥＰＲＯＭ的方式；主从模式可以支持一片ＰＲＯＭ编程多片ＦＰＧＡ；串行模式可以采用串行ＰＲＯＭ编程ＦＰＧＡ；外设模式可以将ＦＰＧＡ作为微处理器的外设，由微处理器对其编程。

ＦＰＧＡ芯片是特殊的ＡＳＩＣ芯片，除了具有ＡＳＩＣ的特点之外，还具有以下几个优点嘲：

１）随着超大规模集成电路（ＶｅｒｙＬａｒｇｅＳｃａｌｅＩＣ，ＶＬＳＩ）工艺的不断提高，单一芯片内部可以容纳上百力．个晶体管，ＦＰＧＡ芯片的规模也越来越大，其单片逻辑门数已达到上百万门，所实现的功能越来越强，同时还可以实现系统集成。

２）ＦＰＧＡ芯片在出厂之Ｉ；ｉ『１００％都做过测试，不需要设计人员承担投资风险和费用，设计人员只需在自己的实验室罩就可以通过相关的软硬件环境来完成芯片的最终功能设计。所以，ＦＰＧＡ的资会投入少，节省了许多潜在的花费。

３）用户可以反复的编程、擦除、使用，或者在外围电路不动的情况下，用不同的实现软件就可以实现不同的功能。因此，用ＦＰＧＡ试制样本，能以最快的速度占领市场。ＦＰＧＡ软件包中有各种输入工具、仿真工具、版图设计工具及编程器等全线产品，使电路设计人员在很短的时间内就可以完成电路的输入、编译、优化、仿真，直至最后芯片的制作。当电路有少量的改动时，更能显示出ＦＰＧＡ的优势。电路设计人员使用ＦＰＧＡ进行电路设计是时，不需要具备专门的Ｉｃ深层次的知识，ＦＰＧＡ软件易学易用，可以使设计人员集中精力进行电路设计，快速将产品推４

向市场“卜＿”１。

１．５

ＦＰＧＡ原理及结构

１．５．１查找表（Ｌｏｏｋ－Ｕｐ－ＴａｂＩｅ）的原理与结构

采用查找表结构的ＰＬＤ芯片我们也可以称之为ＦＰＧＡ：如ａｌｔｅｒａ的ＡＣＥＸ，ＡＰＥＸ系列，ｘｉｌｉｎｘ的Ｓｐａｒｔａｎ，Ｖｉｒｔｅｘ系列等。查找表（Ｌｏｏｋ—Ｕｐ－Ｔａｂｌｅ）简称为ＬＵＴ，ＬＵＴ本质上就是一个ＲＡＭ。

目前ＦＰＧＡ中多使用４输入的ＬＵＴ，所以每一个ＬＵＴ

可以看成一个有４位地址线的１６ｘｌ的ＲＡＭ。当用户通过原理图或ＨＤＬ语言描述了一个逻辑电路以后，ＰＬＤ／ＦＰ６Ａ丌发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入ＲＡＭ，这样，每输入一个信号进行逻辑运算就等于输入一

个地址进行查表，找出地址对应的内容，然后输出即可。表１．１是一个４输裁尚

门的例子，说明了ＬＵＴ的工作原理．

表１．１

ＦＰＧＡ中４输入的ＬＵＴ的１．作原理

实际逻辑电路

ＬＵＴ的实现方式

！地址戏

！墓当～

ａ，ｂ，Ｃ，ｄ输入

００００

：

４

ｌ

Ｉ

１ｈ１圳

ｌ

输出。

ｌ血盯）

地址

０００００００ｌ

逻辑输出

００Ｏ１

ＲＡＭ叶１存储的内存

Ｏ００

０００１

Ｉ

『

…．

１１１１

ｌｊｌｌ１

１．５．２基于查找表（ＬＯＴ）的ＦＰＧＡ的结构

ａｌｔｅｒａ的ＦＬＥＸ／ＡＣＥＸ等芯片的结构如图１．１所示：

燕十ＦＰＧＡ的全同步数字频率计的设计

图１．１ａｌｔｅｒａＦＬＥＸ／ＡＣＥＸ芯片的内部结构图

ｗｗｗ．ｆｐＥ‘ｔｏｍｃｎ

｜生Ｉ１．２逻辑单元（ＬＥ）内部结构图

ＦＬＥＸ／ＡＣＥＸ的结构主要包括ＬＡＢ，Ｉ／０块，ＲＡＭ块（未表示出）和可编程行／ｑ连线。在ＦＬＥＸ／ＡｃＥＸ中，一个ＬＡＢ包括８个逻辑单元（ＬＥ），每个ＬＥ包括～个，ｕＴ，一个触发器和相关的相关逻辑。ＬＥ是ＦＬＥＸ／ＡＣＥＸ芯片实现逻辑的最基本结句。６

硕ｌ’学位论史

１．５．３查找表结构的ＦＰＧＡ逻辑实现原理

以图１．３这个电路的为例：

＾

日

Ｃ

Ｄ

ＣＬＫ

图１．３简单逻辑电路幽

Ａ，Ｂ，Ｃ，Ｄ由ＦＰＧＡ芯片的管脚输入后进入可编程连线，然后作为地址线连到到ＬＵＴ，ＬＵＴ中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，这样组合逻辑就实现了。该电路中Ｄ触发器是直接利用ＬＵＴ后面Ｄ触发器束实现。时钟信号ＣＬＫ由Ｉ／Ｏ脚输入后进入芯片内部的时钟专用通道，直接连接到触发器的时钟端。触发器的输出与Ｉ／Ｏ脚相连，把结果输出到芯片管脚。这样ＰＬＤ就完成了图３所示电路的功能。这个电路是一个很简单的例子，只需要一个ＬＵＴ加上一个触发器就可以完成。对于一个ＬＵＴ无法完成的的电路，就需要通过进位逻辑将多个单元相连，这样ＦＰＧＡ就可以实现复杂的逻辑。由于ＬＵＴ主要适合ＳＲＡＭ工艺生产，所以目前大部分ＦＰＧＡ都是基于ＳＲＡＭ工艺的，而ＳＲＡＭ工艺的芯片在掉电后信息就会丢失，一定需要外加一片专用配置芯片，在上电的时候，由这个专用配置芯片把数据加载到ＦＰＧＡ中，然后ＦＰＧＡ就可以Ｊ下常工作，由于配置时『ＨＪ很短，不会影响系统正常工作。也有少数ＦＰＧＡ采用反熔丝或Ｆｌａｓｈ工艺，对这种ＦＰＧＡ，就不需要夕ｌｑＪｎ专用的配置芯片。…，１．５．４其他类型的ＦＰＧＡ和ＰＬＤ

随着技术的发展，在２００４年以后，一些厂家推出了一些新的ＰＬＤ和ＦＰＧＡ，这些产品模糊了ＰＬＤ和ＦＰＧＡ的区别。例如Ａｌｔｅｒａ最新的ＭＡＸＩＩ系列ＰＬＤ，这是一种基于ＦＰＧＡ（ＬＵＴ）结构，集成配置芯片的ＰＬＤ，在本质上它就是一种在内部集成了配置芯片的ＦＰＧＡ，但由于配置时Ｉ．日Ｊ极短，上电就可以工作，所以对用户来说，感觉不到配置过程，可以传统的ＰＬＤ一样使用，加上容量和传统ＰＬＤ类似，所以ａｌｔｅｒａ把它归作ＰＬＤ。还有像Ｌａｔｔｉｃｅ的ｘＰ系列ＦＰＧＡ，也是使用了同样的原理，将外部配置芯片集成到内部，在使用方法上和ＰＬＤ类似，但是因为容量大，性能和传统ＦＰＧＡ相同，也是ＬＵＴ架构，所以Ｌａｔｔｉｃｅ仍把它归为ＦＰＧＡ。１．６ＶＨＤＬ简介

ＶＨＤＬ的英文全名是Ｖｅｒｙ—Ｈｉｇｈ—ＳｐｅｅｄＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔＨａｒｄｗａｒｅ

ＤｅｓｃｒｉｐｔｉｏｎＬａｎｇｕａｇｅ，诞生于１９８２年。１９８７年底，ＶＨＤＬ被ＩＥＥＥ和美国国防部确

基于ＦＰＧＡ的会同步数’一频牢计的设计

认为标准硬件描述语言。自ＩＥＥＥ公布了ＶＨＤＬ的标准版本，ＩＥＥＥ－１０７６（简称８７版）之后，各ＥＤＡ公司相继推出了自己的ＶＨＤＬ设计环境，或宣布自己的设计工具可以和ＶＨＤＬ接口。此后ＶＨＤＬ在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。１９９３年，ＩＥＥＥ对ＶＨＤＬ进行了修订，从更高的抽象层次和系统描述能力上扩展ＶＨＤＬ的内容，公布了新版本的ＶＨＤＬ，即ＩＥＥＥ标准的

１０７６—１９９３版本，（简称９３版）。现在，ＶＨＤＬ和Ｖｅｒｉｌｏｇ作为ＩＥＥＥ的工业标准硬件描述语言，又得到众多ＥＤＡ公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，ＶＨＤＬ与Ｖｅｒｉｌｏｇ语占将承担起大部分的数字系统设计任务。

ＶＨＤＬ主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，ＶＨＤＬ的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。ＶＨＤＬ的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分及端口）和内部（或称不可视部分）。在对一个设计实体定义了外部界面后，一旦其内部丌发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是ＶＨＤＬ系统设计的基本点。应用ＶＨＤＬ进行工程设计的优点是多方面的。

（１）与其他的硬件描述语占相比，ＶｔｔＤＬ具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件拙述语占。强大的行为描述能力是避丌具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。

（２）ＶＨＤＬ丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。

（３）ＶＨＤＬ语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的蒋利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。

（４）对于用ＶＨＤＬ完成的一个确定的设计，可以利用ＥＤＡＩ具进行逻辑综合和优化，并自动的把ＶＨＤＬ描述设计转变成门级网表。

（５）ＶＨＤＬ对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。

硕Ｉ‘学位论文

第二章全同步频率测量方法的研究

２．１常用的数字频率测量方法

用于频率测量的方法有很多，频率测量的准确度主要取决于所测量的频率范围以及被测对象的特点。而测量所能达到的精度，不仅仅取决于作为标准使用的频率源的精度，也取决于所使用的测量设备和测量方法。因此，下面介绍集中常用的频率测量方法，分析他们的优缺点，从而提出全同步频率测量方法。２．１．１直接测频法

直接测频法是最简单的，也是最基本的频率测量方法，在测量过程中，依据信号频率高低的不同，测量方法也可以分为两种：

一、被测信号频率较高时（Ｍ法）

通常选用一个频率较低的标准频率信号作为闸门信号，而将被测信号作为充脉冲，在固定闸门时间内对其计数。设闸门宽度为Ｔ，计数值为Ｎ，则这种测量方法的频率测量值为：一ｌ

六＝等

总误差可以采用分项误差绝对值线性相加来表示，即：（２．１）测量误差主要决定于闸门时间Ｔ和计数和计数器计得的数的准确度，因此，

等＝±ｂ剀六（２．２）

Ｉ矾蚓Ｊ

其中，±去是最大量化误差的相对值，等＝等＝±麦，等的产生是由于测频时，闸门的刀：启时刻与计数脉冲之『日Ｊ的时问关系不相关造成的，即在相同的主门丌启时间内，计数器所得的数并不一定相同。当主门丌启时问Ｔ接近甚至等于被测信号周期Ｔ，的整数倍时，量化误差最大，最大量化误差为△Ⅳ＝±１个数。：掣为标准频率的准确度，在数值上石英晶体振荡器所提供的标准频率的准确ｌ＿，ｏｌ

度等于闸门时问的相对误差△％的准确度，即：

一ＡＴ盟，（２．３）厶

式中负号表示由觚引起的闸门时间的误差为一△７’。９

基于ＦＰＧＡ的拿问步数宁频率计的设计

通常，对标准频率的准确度锊的要求是根据所要求的测频准确度而提出来的。因此，为了使标准频率误差不对测量结果产生影响，标准频率的准确度应高于被测信号准确度至少１个数量级。因此，测量较高的信号频率时，若ｆｏ一定，闸门时间Ｔ越长，测量准确度越高，当Ｔ选定后，ｆｏ越高，±１个数字误差对测量结果影响减小，测量准确度越高。

二、被测信号频率较低时（Ｔ法）

通常被测信号被选作闸门信号，而将频率较高的标频信号作为填充脉冲，进行计数，设计数值为Ｎ，标准频率信号的频率为ｆｏ，周期为Ｔｏ，则有：

伽志＠‘４’

使用这种方法测频的误差主要是对标频信号计数产生的±１个数字误差，在忽略标准频率信号自身误差的情况下，测量精度为：

甑＝±等（２．５）

由上可知：直接测频方法的优点是：测量方便，读数直接，在比较宽的频率范围内能够获得较高的测量精度。它的缺点是：由于被测信号±１个数字误差的存在，难以兼顾低频和高频实现等精度测量，所以测量精度较低。

２．１．２多周期同步测频方法

一、测量原理

多周期同步测频是在直接测频基础上发展起来的，在目前的测频系统中得到了越来越广泛的应用。它在测频时，闸门时间不是固定的，而是被测信号的整数倍，即与被测信号保持同步，因此消除了对被测信号计数所产生的±１个数字误差，使测量精度大为提高，测量原理框图如图２．１，测量原理的波形如图２．２。

标准信号ｆ

预置闸门运

算

显

不

被捌信号ｆ

图２．１多周期同步测频原理框图１０

顾Ｉ。学位论文

预置闸门

被测信号ｆｘ

实际闸门

标准信号ｆｃＪ●ＴＬＺ仃亿刀刀刀●Ｉ１１１１１１１１１１１１１１１１１１１１１１１１１１１ｆ

豳２．２多周期同步测频原理波形图

测量时，首先预置闸门开启信号，此时计数器并不计数，等被测信号上升沿到来时，触发器输出计数允许信号（实际闸门信号），计数器ｌ对标准信号计数，计数器２对被测信号计数，预置闸门关闭时，计数器并不立即结束计数，而是等到被测信号上升沿到来时才停止计数，完成测量过程。

若计数器ｌ对标准信号的计数值为Ｎ。，计数器２对被测信号的计数值Ｎ。，则被测信号频率为：

＾，

正＝詈正

』Ｖｃ（２．６）

运算器对式（２．６）进行运算，由显示器显示运算结果，即为被测信号的频率值。

二、误差分析

由误差合成公式有：

盟：坐一坐＋笪

｛ｘＮＩ（２．７）Ｎｃｌｃ

在（２．７）中第一项为被测信号引起的量化误差，由于实际闸门与被测信号同步，所以ＡⅣ．＝０，即消除了被测信号计数所产生的±１个字的量化误差，由此得到最大相对误差为：

等＝±陆＋吲］正（２．８）ｌ矾Ｉ丘Ｕ

式（２．８）说明频率测量的相对误差与被测信号的频率无关，其大小主要取决于闸门时间和标准信号频率，因而实现了频带内等精度、高精度的测量。当合理选择闸门时间和标准信号频率，既可保证测量精度；又可提高测量速度，因此多周期同步测频法得到了广泛的应用。而且由（２．８）式可知：闸门时『自ＪＴ越长，时基频率越高，分辩率越高，误差愈小。但是，多周期同步测频法还是没能够是时基

摹于ＦＰＧＡ的伞旧步数字频率计的设计

信号与被测信号以及闸门信号三者同步，从而产生的时基信号的±１个字的量化误差还没有消除。

２．２提高频率测量精度的方案研究

在多周期同步测频方法中，已经消除了被测信号的±１个字的量化误差，但是对标频信号的±１个字的量化误差还没有得到很好的解决。因此，下面在多周期同步测频方法的基础上，进一步分析提高测量精度的基本方法。

２．２．１采用对标频信号计数的修正来提高测量精度

１、双计数测频

该方法在多周期同步测频的基础上，提

高测频的精度。我们可以分别把标准频率

Ｌ的上升沿和下降沿分别作为计数器的计

数脉冲，最后的Ｎ等于２个计数器计数值的

算术平均值。其实这种方法相当于在不改

变系统的工作频率的情况下让其达到２倍

频的效果，以２ｆ０的时钟频率进行计数，

从而将测量精度提高到原来的两倍。例如

直接用ＩＯＯＭＨｚ的ｆ０作为标频计树脉冲时，

最大计数误差为１０ｎｓ，而双沿计数的等效

时钟则为２００ＭＨｚ，计数误差为５ｎｓ，同时，

系统的最大工作频率并没有改变。

２、数字移相测频图２．３移相测频原理幽计数翱

这种思想与双计数测频具有累似的地方。所谓移相是以一路信号为参考，另一路信号的相位相对于参考信号超Ｊ；ｉ『或滞后的移动。原理如图２．３所示。标准频率ｆｆＪ经过移相得到ｃｌｋＯ、ｃｌｋｌ、ｃｌｋ２、ｃｌｋ３，而ｃｌｋｌ、ｃｌｋ２、ｃｌｋ３相对与ｃｌｋ０依次移相９０度、１８０度、２７０度。四路信号分别作为计数器ｌ、计数器２、计数器３、计数器４的计数脉冲，同时使Ｔ１为Ｔｘ的整数倍，并把Ｔｌ作为所有计数器的开始信号，Ｎ＝（ＮＯ＋ＮＩ＋Ｎ２＋Ｎ３）／４。但是由于ｃｌｋｌ、ｃｌｋ２、ｃｌｋ３是ｆｏ的二分频，所以这种方法对于提高测频精度和双计数测频法是等效的，但是电路要复杂一些。如果采用ＦＰＧＡ内部资源来实现不分频情况下的精确移相，则其精确度可以提高４倍。

总之，以上两种方法可以在一定程度上提高频率测量的精确度，。但是还是很难抑制标准频率信号所产生的±１个字的量化误差。西安电子科技大学周渭发明了相检式多周期同步测频方法，能够采用相对简单的技术在同一闸门时问内准确

硕卜警位论史

的对标准频率信号和待测频率信号的整周期数进行计数，从而可获得很高的测频精度。

２．２．２相检式多周期同步测频法

１、相检式多周期同步测频法的原理”１

当被测频率量与标准频率量之间有频率差时，两信号的相对相位会随时间周期性变化。采用特定的相位检测电路，可以检测出被测频率信号相位重合的信息，并产生相应的相位重合脉冲，用此脉冲作为实际计数闸门的开门相关门信号。图

待测频辜专三ｉ几厂］几几…一一一ｒ］几厂］标准频率ｆＱ；几几几几几几几几几ｎ几几ｎ几重合脉｝中ｉ卜

实际ｒ回Ｐ＇ＪＴＦｅｅ．Ｔｆ单ｅｑ＂篱罄尊莲－Ｊ一一一一。———＿—］门信号ＴＥｌ

Ｊ玺Ｉ２．４相检式多周期同步测频法原理幽Ｉ！ＦＦ—————１：！Ｉ｜｜＿…一…一一ｉＪＬ一

２．４是实际应用该方法的信号时序图。

ｆ，和ｆｏ分别为被测频率信号和标准频率信号，Ｔｇ为预定闸门时间（可以是０．１ｓ，Ｉｓ，ｌＯｓ），由单片机系统定时给定。当Ｔｇ上升为高电平给出预开门信号后，相位检测电路丌始工作，而对ｆ。和ｆ０的计数并没有真正开始，直到随后ｆ。和ｆ０同时达到上升沿或下降沿时，相位检测电路将产生相应的相位重合脉冲，用它打开真正的计数闸门，两路计数器同时对ｆ，和ｆ０分别进行计数：经过预定闸门时Ｉ＇日ＪＴｇ后，单片机给出预关门信号，但计数并没有停止，直到随后的第一个相位重合脉冲到来时才同时关闭两路计数器，这样，两计数器计得得分别是被测频率信号ｆ。与标准频率信号ｆ０的整周期数Ｎｘ和Ｎ。。对于以知得ｆ０有：

六＝瓮厶（２．９）

用此方法测量频率，理论上测量结果得误差只取决于相位检测电路得相位重合检测精度Ｊ（如使用７４ＳＸＸ系列得高速器件可使这个检测精度在时间轴上满足万≤３ｎｓ）。但是，实际上在这种测量方法中，待测信号和标准信号得频率值，频率差得大小都会对实际闸门时间得长短有影响。例如，当待测信号和标准信号的频率值相等或成整数倍或分数倍的关系时，一旦两信号有相位差，就不会有相位重合的时刻，两信号频差越小，实际的闸门时间就越长。另外，待测信号和标准信号的频率值，频率差也对测量结果的误差有影响。分析表明，当频率差不大时，

基于ＦＰＧＡ的伞问步敬‘一频率计的设计

两信号的相位从分离到重合是完全有规律的按一定的步长变化的。单片机给出预开门信号到相检电路检测到随后第一个相位重合信息并打丌闸门的过程，与单片机给出预关门信号到相检电路检测到随后第一个相位重合信息并关闭闸门的过程是完全一致的，因此，尽管相检电路检测相位重合的精度为Ｊ，但由于闸门开启和关闭是两信号相位变化过程的一致性，这个艿被最大限度的抵消了，测量精度就越高。但频差太小，两信号相位重合的频率也很小，由图２．４可知，实际闸门时间为Ｔｇｒｅａｌ＝Ｔｇ—ＴＩ＋Ｔ２，当Ｔ２变大时会使得实际得闸门时间太长从而过多得偏离预设闸门时间。

在参考文献［６］中，通过一定的试验得出了以下的结论：在采用相检式多周期同步法测频，应考虑到被测信号频率与标准信号频率的频差关系对测量精度的影响。标准频率一定，被测频率与标准频率的频差越小，测量时相应的实际闸门时问会越长；而频差太大，考虑相检电路的分辨率后，被测信号和标准信号之间的相位重合脉冲的产生就无规律可循。无法利用两次相位重合脉冲产生时相同的重合到分离的规律抵消相检电路的检测误差，不能达到这种方法的最高测量精度。

２．３全同步数字频率计的工作原理

２．３．１全同步频率测量的误差分析

Ｍ法、Ｔ法的测量精度不仅取决于基准时Ｊ’日Ｊ和计数器的计数误差，还取决于频率的高低，频率不同则精度不一样，Ｍ法在高频段的准确度相对较高，Ｔ法在低频段的准确度较高。Ｍ厂ｒ法则在整个测试频段的精度一样，闸门信号是被测信号周期的整数倍，即与被测信号同步，因此大大减少了误差，但山于只与被测信号同步，而不与标准时钟同步，因此还是存在着标准时钟±ｌ计数误差。其测频原理图见图２．５。

标准时钟

门几几几几几几几几ｌ

被测信号

厂］厂］厂］

参考闸门

等精度测频原理

图２．５等精度测频原理图１４

硕Ｉ‘学位论文

设实际闸门时问为Ｔ。，在Ｔ。时间内，被测信号周期数为Ｎ。，标准时钟周期数为Ｍ０。标准时钟频率为ｆｏ，被测信号的频率测量值为。１：

∥＝篆五

此可知被测信号的频率真值为：眨９，实际闸门时『日Ｊ忍为被测信号周期的整数倍，因此ⅣＪ是精确的：而对标准时钟的计量值则存在误差△Ｍｏａ△ＭｏＩ≤１），即标准时钟计数的真值应为Ｍｏ＋ＡＭｏ由乒＝去五晓㈣

Ｍ§Ｍｑ若不计标准时钟的误差。则测量的相对误差是：仃：垃型。ｌｏｏ％：幽≤上：上（２．１１）ｌｌＴ％氏

由上式可知误差与闸门时间和时钟频率有关，闸门时『白Ｊ越长，标准时钟频率越高，误差越小。由于用等精度测频法时所取的标准时钟频率比较高（１０１ｖ【ｄｔｚ以上），因此±１计数误差相对很小。标准时钟频率不可能无限制提高，并且随着频率提高，产品成本成倍增加，对于生产应用没有意义。因此本设计用改进的等精度频率测量方法一全同步测量来实现数字频率计的设计。在全同步的情况下，闸门信号不仅与被测信号同步，还与标准时钟同步，实现真Ｊ下的同步。其原理图如图２．６所示。’

设丌启闸门时脉冲同步时｜’甘Ｊ差为她，关闭闸门时脉冲同步时『白Ｊ差为△ｒ：，脉冲同步检测最大误差为△ｆ，则有：△ｆ．≤Ａｔ，Ａｔ，≤△，。不计标准时钟误差，实际闸门与标准时钟同步，实际闸门时间为７’。被测信号计数值为Ｎ。标准时钟计数值为Ｍ【，，则被测信号的频率测量值为”’

ｚ＝丝Ｔｏ＝旦Ｍｏ五ＪＪＪ０（２．１２）……

被测信号频率的真实值可表示为：ｚ＝赤矗（２ｍ）。

（２“）频率测量的相对误差为：盯：匿型。１００％：！些±些』≤型正瓦Ｔｏ由上式可知，误差只与脉冲检测电路准确度有关。

摹十ＦＰＧＡ的伞问步数字频率计的设计

２．３．２全同步数字频率计原理框图

对于全同步数字频率计也可用传统的中规模集成电路来实现，但由于设计比较复杂，这样势必会使ＰＣＢ板的面积过于庞大，因此不宜采用此种设计方法。其实本设计也可以用单片机来实现，灵活性则大大提高，但单片机的处理速度不够快，并且能够处理的频率也不够高，因此本设计也不采用此种方法。ＦＰＧＡ具有集成度高，一片ＦＰＧＡ等效于几十到几百万枚门电路，并且高频特性特别好，又由于其可编程，设计起柬事半功倍，因此本设计采用ＦＰＧＡ来实现全同步数字频率计。其系统原理框图如图２．７所示。由图知，设计的绝大部分由ＦＰＧＡ完成，只有脉冲同步检测电路由７４ＬＳ系列与非门以及显示部分由数码管构成。

Ｌ

删信号广一标准时钟．Ｆ脉冲

同步

检测

电路Ｇ

Ａ

图２．７系统原理图Ｐ—————－—－—－．ｈ—————Ｊｊ显不电路——Ｖ｜

其模块电路设计原理如图２．８所示。设计原理图主要由以下几部分组成．：脉冲同步检测电路、２个计数器、２个锁存器、控制器、乘法器、除法器、译码电路等组成。工作原理如下：被测频率与标准时钟分别送给脉冲同步检测电路与两个计数器，当脉冲同步检测电路检测到被测频率与标准时钟相位同步时，脉冲同步检测电路发出同步信号，２个计数器丌始计数，当脉冲同步检测电路再次检测到同步信号时，又发出同步信号，计数器停止计数。同时计数器的计数值锁存到锁存器，时序乘法器从锁存器中取得被测频率的计数值与标准时钟频率进行乘法运算，然后再将乘法器运算所得的值与标准时钟的计数值送给除法器，乘法器的结果为被除数，标准时钟的计数值为除数，运算所得结果就是被测信号的频率，然后再经过二十进制转换变成ＢＣＤ码，送给数码管显示。本设计采用ｌＯｌｄＨｚ的标准时钟，由于乘法器输入是２７位二进制，相当于９位ｌＯ进制数，而ＩＯＭＨｚ的标准时钟为１０７Ｈｚ，因此用被测频率的计数值乘以１０８可得到一位小数点。以下介绍各种模块电路的功能及实现过程。６

图２．８内部模块设计原理图１７

基于ＦＰＧＡ的伞删步数’＃频率计的设计

第三章基于ＦＰＧＡ器件的功能模块电路设计

３．１脉冲同步检测电路

脉冲同步检测电路是本设计中提高测量精度的关键电路，如果把它集成在ＦＰＧＡ器件中，很难达到测频精度的要求，因此本模块电路的设计采用７４ＳＸＸ的高速器件束进行设计，可以使相检误差控制在几个ｒｌｓ。

脉冲同步检测电路设计原理图如图３．１所示。Ｕ．’Ｕ。为７４ＳＸＸ系列与非门，同步检测电路利用门电路的延时来构成。当被测信号及标准时钟都处在低电平时，Ｕ．、Ｕ。输出为高电平，Ｕ。、Ｕ。的输出为高电平，Ｕ５、Ｕ。输出为低电平，则ｕ瀚出为低电平。当被测信号（Ｆｘ）及标准时钟的上升沿同时到来时，由于门电路具有延时特性，因此Ｕ。、Ｕ：并不马上变为低电平，而是要经过一个延时／ｊ。变为低电平。于是ｕ，、Ｕ。的输入端都是高电平，则ｕ，、Ｕ。输出为低电平，ｕｊ、ｕ。的输出为高电平，则ｕ。输出为高电平。但是当且仅当Ｆｘ与Ｃｌｋ的上升沿在在延时时｜’日Ｊ内同时到达时ｕ。才会输出高电平。这个高电平作为丌启信号启动实际的闸门信号，使被测信号，标准信号和闸门信号达到相对的同步，同理，当再一次检测到Ｆｘ与Ｃｌｋ的上升沿在在延时时间内同时到达时则关闭闸门信号。这样以来，使测最精度得到大大的改善。

７４ＳＸＸ系列与非门的延时最小为４ｎｓ，最大为１５ｎｓ，因此最大误差为ｌｉｎｓ。根据公式（３．１）得：

盯；型：！！！！！！！：：辈

ｒｏｒｏ１０９ｒｏ（３．１）

当Ｔ０为ｌＳ时，其精度可达Ｎ１０罐，再减小相位重合误差，则可提高频率计的精确度。

图３．１脉冲同步检测电路８

３．２计数器

此计数器为２７位二进制，实现对标准频率信号和被测频率信号进行计数。它具有计数使能端（ｅｎａ）、异步清零端（ｃｌｒ）、州钟输入端（ｃｌｋ）、进位输出端（ｏｖ）等。当异步清零端（ｃｌｒ）为高电平时，不管计数使能端是否有效，时钟上升沿是否到来，计数器都立即清零，ｌｉｐｑ＝Ｏ。只有异步清零端（ｃｌｒ）为低电平，并且计数使能端为高电平，有上升沿到来时，计数器才开始计数，当计数器计满时，进位输出为高电平。计数器ＶＨＤＬ程序仿真图如图３．２所示。从仿真图上可知：此计数器具有良好的控制和计数功能。

计数器的ＶＨＤＬ源程序如下所示：

１ｉｂｒａｒｙｉｅｅｅ：

ｕｓｅｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ一１１６４．ａｌｌ：

ｉｅｅｅ．ｓｔｄ－ｌｏｇｉｃ—ＵＤＳｉｇｎｅｄ．ａ１１：ｕｓｅ

ｅｎｔｉｔｙｃｏｕｎｔｅｒ３０ｉｓ

ｓｔｄ—ｌｏｇｉｃ；ｐｏｒｔ（ｃｌｋ，ｃｌｒ，ｅｎａ：ｉｎ

ｏｖ：ｏｕｔ

ｑ：ｏｕｔｓｔｄ—ｌｏｇｉｃ：ｓｔｄ－ｌｏｇｉｃ—ｖｅｃｔｏｒ（２６ｄｏｗｎｔｏ０））：

ｅｎｄ：

ａｒｃｈｉｔｅｃｔｕｒｅ

ｓｉｇｎａｌ

ｓｉｇｎａｌ

ｂｅｇｉｎｂｈｖｏｆｃｏｕｎｔｅｒ３０ｉｓｄｏｗｎｔｏｑ＿ｔｅｍｐ：ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（２６ｏ：ｓｔｄ—ｌｏｇｉｃ：０）：

ｐｒｏｃｅｓｓ（ｃｌｋ，ｃｌｒ，ｅｎａ）

ｂｅｇｉｎ

ｉｆｃｌｒ＝’１’ｔｈｅｎｑ＿ｔｅｍｐ＜＝”０００００００００００００００００００００００００００”：

ｅｌｓｅ

ｉｆｃｌｋ’ｅｖｅｎｔａｎｄｃｌｋ＝’１’ｔｈｅｎ

ｉｆｅｎａ＝’１’ｔｈｅｎ

ｉｆｑ＿＿ｔｅｍｐ＜”１０１１１１１０１０１１１１０００００１１１１１１１１”ｔｈｅｎ

ｑ＿ｔｅｍｐ＜＝ｑ＿ｔｅｍｐ＋ｌ：。

ｅｌｓｅｏ＜＝’ｌ，：ｑ＿ｔｅｍｐ＜＝”０００００００００００００００００００００００００００’：

ｅｎｄｉｆ：

ｅｎｄｉｆ：１９

摹于ＦＰＧＡ的争蚓步数７频率计的设计

ｅｎｄｉｆ：

ｅｎｄｉｆ：

ｅｎｄｐｒｏｃｅｓｓ：

ｑ＜＝ｑｔｅｍｐ：

ｏｖ＜＝ｏ：

ｅｎｄ：

Ｎａｍｅ：

监鹫ｆ—ｅｎａＶａｌｕｅ１２００．０ｎｓ４０００ｎｓ５０００ｎｓ日∞Ｏｎ

鞋蛰净ｃｌｒ０

１

０

Ｄ００Ｘ１Ｘ２Ｘ３Ｘ４Ｘ５Ｘ０匿沪ｃｌｋ－％０簿０Ｖ每泣ｑＸ１

图３．２计数器仿真图

３．３锁存器

锁存器的作用就是当时钟上升沿到来时将计数值锁存到触发器中。非常简单，因此本设计没有编写专门的锁存器程序，具体程序请查看顶层文件中的相关锁存器内容。

３．４乘法器

由于本设计所用的乘法器位数较宽，而组合逻辑乘法器位数越多耗用的硬件资源成倍增长，并且本设计不需要有很高的运算速度，考虑到硬件资源与运算速度，因此采用时序电路来实现乘法器。它是～种牺牲运算时『白Ｊ换取硬件资源的方案。

时序逻辑乘法器的原理是，乘法可以通过逐项移位相乘相加来实现（如图３．３所示）。２０

ＩＩ

１Ｉ０Ｉ１（Ｂ）（Ａ）（×）

０Ｏ

１Ｏｌ０（＋）ｌＩ

１００１０ｌＩ（Ｐ）

图３．３时序逻辑乘法运算原理图

设乘法器的输入为Ａ、Ｂ，其宽度为Ｎ位，则乘积Ｐ宽度为２Ｎ位。计算步骤如下：

图３．４乘法器软件流程图２

摧十ＦＰＧＡ的伞同步数。＃频率计的设计

（１）Ａ向右移动一位。

（２）Ａ的低位为高电平，则Ｐ（２Ｎ一１

即无操作。

（３）

（４）ｄｏｗｎｔｏＮ）＝Ｐ（２Ｎ一１ｄｏｗｎｔｏＮ）＋Ｂ：否贝ｌＪｐ＝ｐ，Ｐ向右移动一位，加法的进位移入Ｐ的高位。重复（１）’（３）步骤，直到Ａ中的最高位移出寄存器（共需Ｎ次操作）…。乘法器软件流程图如图３．４所示。

乘法器是通过加法器来实现，因此先介绍加法器，考虑到加法器耗用的资源不是很多，因此为节省时间，直接用ＶＨＤＬ的算术运算包来实现加法运算，其程序相对比较简单，请参见附录１．１。其仿真结果如图３．５Ｎ示．

Ｎａｖｏｅ

Ｃｍ

ｃＯｕｔ

ａ１０口Ｏｎｓ００２ＤＤ．Ｏｎｓ３０００ｎｌＤ１００

Ｄｂ

Ｓ１咖Ｄ１１００画［）［至叵Ｘ亘可面—１—订玎—＿！越ｆ而１婴）（！堕Ｘ！！！

图３．５加法器仿真图

乘法器的输入必然有乘数Ａ和Ｂ，输出有积Ｐ。此外，为了使用方便，还给出四个接口信号ｓｔａｒｔ、ｆｉｎｉｓｈｅｄ、ｆ和ｄｆ。ｓｔａｒｔ信号为输入信号，它若为高电平，那么乘法器将异步复位并丌始计算。ｆｉｎｉｓｈｅｄ信号为输出信号。如果ｆｉｎｉｓｈｅｄ为低电平，则表明乘法器正在进行一项乘法，这时如果ｓｔａｒｔ信号有效，那么乘法器将忽略ｓｔａｒｔ信号，继续进行原来的乘法计算。如果ｆｉｎｉｓｈｅｄ为高电平则表明乘法器空闲，这时只要ｓｔａｒｔ信号有效，乘法器就会立即丌始计算。一一一一一一一一一一一一…一一一一］．冈

佑０．ｓｔａｒｔ！竺！！！

Ａ移位

寄存

器Ａ

输入电路结果

Ｂ寄存

器Ｂ加法器移位

寄存

器ＰＰ

Ｌ．……一一二………一ＪＩ乘法器Ｉ

图３．６乘法器原理图

硕ｆ学位论文

图３．７乘法器仿真图

乘法器的结构框图如图３．６所示。它包括移位寄存器Ａ、输入寄存器Ｂ、结果移位寄存器Ｐ、加法器和控制电路。移位寄存器Ａ实现Ａ的右移一位操作。输出寄存器Ｂ实现数据Ｂ的存储。结果移位寄存器Ｐ则实现数据Ｐ的右移一位操作。加法器是一个宽度为Ｎ的加法器。控制电路负责把其他所有的模块连接起来，并给出控制时序。它的主要组成部分是两个计数器：主节拍和副节拍计数器。主节拍计数器的值为０时，乘法器仞始化，结果移位寄存器清零。主节拍计数器的值为１’Ｎ时，对应Ｎ次移位相加操作。主节拍计数器的值为Ｎ＋Ｉ时，乘法器停止工作。副节拍计数器的模为３，它的计数输出每个时钟周期都会变化一次，即副节拍计数器计数值变化３次后，主节拍计数器的计数值才会变化一次。副节拍计数器的计数值代表每个移位相加操作的具体步骤，其计数值为ｏＮ表示正在进行加法运算，ｌ则表示币在实现把加法的结果存储到结果移位寄存器Ｐ中，其计数值为２则表示结果移位寄存器Ｐ右移一位，并把加法的进位移入结果寄存器的最高位。控制电路还负责接收ｓｔａｒｔ信号，产生ｆｉｎｉｓｈｅｄ信号Ⅲ，同时为了方便除法器取数，控制器还产生两个输出端ｆ和ｄｆ，这两个输出端对于乘法不是必要的，但从乘法器得到这两个用于除法器的信号比较方便，ｄｆ用于把标准时钟的计数值锁存到除法寄存器中，防止乘法运算时间过长面导致数据丢失；另一个用来通知除法器乘法运算已经结束并且结果已经锁存到除法器寄存器中，可以丌始除法运算了。其仿真图如图３．７所示。

乘法器的ＶＨＤＬ的源程序如下：

ｌｉｂｒａｒｙｉｅｅｅ：

ｕｓｅｉｅｅｅ．ｓｔｄ—ｌｏｇｉｃ＿ｌ１６４．ａｌｌ：

ｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ＿ｕｎｓｉｇｎｅｄ．ａ１１：

ｅｎｔｉｔｙｍｕｌｔｎｉｓｕｓｅ

ｇｅｎｅｒｉｃ（ｄｗ：ｉｎｔｅｇｅｒ：＝２７）：

摹于ＦＰＧＡ的伞间步数’７－频率计的改计

ｐｏｒｔ（

ｃｌｋ：

ａ：

ｓｔｄ—ｏｇｉｃ：ｓｔｄ—ｓｔｄ—ｓｔｄ

一时钟

ｄｏｗｎｔｏｄｏｗｎｔｏ

ｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ一１ｏｇｉｃ＿ｖｅｃｔｏｒ（ｄｗ一１

０）：～乘法器输入０）：一乘法器输入

０）：一乘法器输出～乘法运算丌始信号一乘法运算结束信号一被除数锁存信号

一除数锁存信号

ｂ：

Ｐ：ｏｕｔ

ｌｏｇｉｃ—ｖｅｃｔｏｒ（２＊ｄｗ一１

ｄｏｗｎｔｏ

ｓｔａｒｔ：ｉｎｓｔｄｌｏｇｉｃ：ｆｉｎｉｓｈｅｄ：ｂｕｆｆｅｒ

ｆ：ｏｕｔ

Ｓｔｄ＿ｌｏｇｉｃ：

ｓｔｄｌｏｇｉｃ：

ｌｏｇｉｃ

ｄｆ：ｏｕｔｓｔｄ

）：

ｅｎｄ

ａｒｃｈｉｔｅｃｔｕｒｅｂｈｖｏｆｍｕｌｔｎｉｓ

ｓｉｇｎａｌｓｉｇｎａｌｓｉｇｎａｌｓｉｇｎａｌｓｉｇｎａｌ

ａ－ｓｌｇ：ｓ

ｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ一１

ｔｏ

ｄｏｗｎｔｏ

０）

ｃｏｕｎｔ：１ｎｔｅｇｅｒｒａｎｇｅ０ｄｗ＋ｌ２：

ｃｏｕｎｔ２：ｉｎｔｅｇｅｒｒａｎｇｅ０ｔｏ

ｑｘ：Ｉｎｔｅｇｅｒｒａｎｇｅ０

ｔｏ

２：

ｑｆ：ｉｎｔｅｇｅｒｒａｎｇｅ０ｔｏ２：

ｃｏｍｐｏｎｅｎｔａｄｄｅｒ２８

ｇｅｎｅｒｉｃ（ｄｗ：ｉｎｔｅｇｅｒ：＝２７）：

ｐｏｒｔ（

ｃｉｎ：ｉｎａ：ｉｎ

ｓｔｄ－ｌｏｇｉｃ：

ｓｔｄ—ｌｏｇｉｃ＿ｖｅｃｔｏｒ（ｄｗ一１

ｃ

ｄｏｗｎｔｏｄｏｗｎｔｏｄｏｗｎｔｏ

ｂ：ｉｎｓｔｄ—ｌｏｇｉ

ｓ：ｏｕｔｃｏｕｔ：ｏｕｔ

ｖｅｃｔｏｒ（ｄｗ一１

ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ一１ｓｔｄ＿ｌｏｇｉｃ

叭叭∞

）：

ｅｎｄｃｏｍｐｏｎｅｎｔ：

Ｓ

ｇｎａｌｇｎａｌｇｎａｌｇｎａｌ

ａｄｄｅｒ＿ａ：ｓｔｔｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ－Ｉ

ａｄｄｅｒ＿ｂ：ｓｔｄ＿ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ—ｌ

ｄｏｗｎｔｏｄｏｗｎｔｏ

Ｏ）：０）：

ＳＳ

ａｄｄｅｒ—ｓｕｍ：ｓｔｄ－ｌｏｇｉｃ＿ｖｅｃｔｏｒ（ｄｗ－Ｉａｄｄｅｒ—ｃｉｎ：ｓｔｄ＿ｌｏｇｉｃ：

ｄｏｗｎｔｏＯ）

Ｓ

Ｓ

ｇｎａｌａｄｄｅｒ＿ｃｏｕｔ：ｓｔｄ—ｌｏｇｉｃ：ｇｎａｌ

Ｓ

ｚｅｒｏ：ｓｔ吐ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ－Ｉ

ｄｏｗｎｔｏ０）

ｓｉｇｎａｌｐ＿ｓｉｇ：ｓｔｄ－ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ＊２—１ｄｏｗｎｔｏ０）ｓｉｇｎａｌｆｆ：ｓｔｄ＿ｌｏｇｉｃ：

ｂｅｇｉｎ

ｕｌ：ａｄｄｅｒ２８ｐｏｒｔｍａｐ（

ｃｉｎ＝＞ａｄｄｅｒ＿ｃｉｎ，

ａ＝＞ａｄｄｅｒ＿ａ，

ｂ＝＞ａｄｄｅｒ＿ｂ。

ｓ＝＞ａｄｄｅｒ—ＳＵｍ，

ｃｏｕｔ＝＞ａｄｄｅｒ＿ｃｏｕｔ

）：

～主控进程

ｐｒｏｃｅｓｓ（ｃｌｋ）

ｂｅｇｉｎ

ｉｆ（ｃｌｋ’ｅｖｅｎｔａｎｄｃｌｋ＝’０’）ｔｈｅｎ

ｉｆ（ｃｏｕｎｔ＝Ｏａｎｄｃｏｕｎｔ２＝Ｏ）ｔｈｅｎ

ｐ＿ｓｉｇ（ｄｗ＊２—１ｄｏｗｎｔｏｄｗ）＜＝ｚｅｒｏ：ｐ＿ｓｉｇ（ｄｗ一１ｄｏｗｎｔｏ０）＜＝ｚｅｒｏ；

ｅｌｓｉｆ（ａ＿ｓｉｇ（０）＝’１’ａｎｄｃｏｕｎｔ２＝Ｏ）ｔｈｅｎｅｌｓｉｆ（ａ＿ｓｉｇ（０）＝’１’ａｎｄｃｏｕｎｔ２＝１）ｔｈｅｎ

ｐ＿ｓｉｇ（ｄｗ＊２—１ｄｏｗｎｔｏｄｗ）＜＝ａｄｄｅｒ—ｓｕｍ；ｅｌｓｉｆ（ｃｏｕｎｔ２＝２ａｎｄｃｏｕｎｔ／＝ｃｏｕｎｔ’ｈｉｇｈ）ｔｈｅｎ

ｐ＿ｓｉｇ（ｄｗ＊２—２ｄｏｗｎｔｏ０）＜＝ｐｓｉｇ（ｄｗ＊２—１ｄｏｗｎｔｏ１）ｐ＿ｓｉｇ（ｄｖｒ＊２—１）＜＝ａｄｄｅｒｃｏｕｔ：

ｅｎｄｉｆ：

ｅｎｄｉｆ：

ｅｎｄｐｒｏｃｅｓｓ：

一控制加法器

ｐｒｏｃｅｓｓ（ｃｌｋ）

ｂｅｇｉｎ

ｉｆ（ｃｌｋ’ｅｖｅｎｔａｎｄｃｌｋ＝’０’）ｔｈｅｎｉｆ（ａ＿ｓｉｇ（０）＝’１’）ｔｈｅｎ

肇于ＦＰＧＡ的伞Ｍ步数’一频率计的设计ａｄｄｅｒ＿ａ（＝ｐ＿ｓｉｇ（ｄｗ＊２—１

ａｄｄｅｒ＿ｂ＜＝ｂ：

ａｄｄｅｒｃｉｎ＜＝’０’：

ｅｌｓｅ

ａｄｄｅｒ＿ａ＜＝ｚｅｒｏ：

ａｄｄｅｒ＿ｂ＜＝ｚｅｒｏ：

ａｄｄｅｒ—ｃｉｎ＜＝’０’：

ｅｎｄ

ｅｎｄ

ｅｎｄｐｒｏｃｅｓｓｉｆｉｆ：ｄｏｗｎｔｏｄｗ）

ｐｒｏｃｅｓｓ（ｃｌｋ）

ｂｅｇｉｎ

ｉｆ（ｓｔａｒｔ＝’１，）ａｎｄｆｉｎｉｓｈｅｄ＝’ｌ’ｔｈｅｎ

ｃｏｕｎｔ＜＝Ｏ：

ｃｏｕｎｔ２＜＝Ｏ：

ｆｉｎｉｓｈｅｄ＜＝’０’：

ｅｌｓｉｆ（ｃｌｋ’ｅｖｅｎｔａｎｄｃｌｋ＝’１’）ｔｈｅｎ

ａｎｄｉｆ（ｃｏｕｎｔ＝ｃｏｕｎｔ’ｈｉｇｈ

ｃｏｕｎｔ＜＝ｃＯｕｎｔ：

ｃｏｕｎｔ２＜＝ｃｏｕｎｔ２

ｆｉｎｉｓｈｅｄ＜＝’ｌ’：ｃｏｕｎｔ２＝ｃｏｕｎｔ２’ｈｉｇｈ）ｔｈｅｎ

ｅｌｓｉＩ（ｃｏｕｎｔ２＝ｃｏｕｎｔ２’ｈｉｇｈ）ｔｈｅｎ

ｃｏｕｎｔ２＜＝Ｏ：

ｃｏｕｎｔ＜＝ｃｏｕｎｔ＋ｌ

ｆｉｎｉｓｈｅｄ＜＝’０’：

ｅｌｓｅ

ｃｏｕｎｔ２＜＝ｃｏｕｎｔ２＋１

ｆｉｎｉｓｈｅｄ＜＝’０’：

ｅｎｄｉｆ：

ｅｎｄｉｆ：

ｅｎｄｐｒｏｃｅｓｓ

ｐｒｏｃｅｓｓ（ｃｌｋ）

ｂｅｇｉｎ

ｉｆ（ｃｌｋ’ｅｖｅｎｔａｎｄｅｌｋ＝’０’）ｔｈｅｎ

ｉｆ（ｃｏｕｎｔ＝Ｏ）ｔｈｅｎ

ａ＿ｓｉｇ＜＝ａ：

ｅｌｓｉｆ（ｃｏｕｎｔ２＝２）ｔｈｅｎ

ａ＿ｓｉｇ（ｄｗ一２

ａ＿ｓｉｇ（ｄｗ一１）

ｅｌｓｅ

ａ＿ｓｉｇ＜＝ａ＿ｓｉｇ

ｅｎｄｉｆ：

ｅｌｓｅ’ｄｏｗｎｔｏ＜＝’０’：０）＜＝ａ＿ｓｉｇ（ｄｒｌｄｏｗｎｔｏＩ）

ａ一８１９＜３ａ＿ｓｌｇ

ｅｎｄｉｆ

ｅｎｄｐｒｏｃｅｓｓ

ｐｒｏｃｅｓｓ（ｃｌｋ，ｆｉｎｉｓｈｅｄ）ｂｅｇｉｎ

ｉｆｆｉｎｉｓｈｅｄ＝’０’ｔｈｅｎ

ｅｌｓｉｆｃｌｋ＝’Ｉ’ａｎｄｑｘ＜＝Ｏ：ｔｈｅｎｃｌｋ’ｅｖｅｎｔ

ｉｆｑｘ＜ｑｘ’ｈｉｇｈｔｈｅｎ

ｑｘ＜＝ｑｘ＋ｌ：

ｅｌｓｅｑｘ＜＝ｑｘ

ｅｎｄｉｆ：

ｅｎｄｉｆ：

ｅｎｄｐｒｏｃｅｓｓ：

Ｐｒｏｃｅｓｓ（ｃｌｋ，ｆｉｎｉｓｈｅｄ）ｂｅｇｉｎ

ｉｆｆｉｎｉｓｈｅｄ＝’Ｉ’ｔｈｅｎ

ｅｌｓｉｆｃｌｋ＝’１’ａｎｄｑｆ＜＝Ｏ：ｔｈｅｎｃｌｋ’ｅｖｅｎｔ

ｉｆｑｆ＜ｑｆ’ｈｉｇｈｔｈｅｎ

ｑｆ＜＝ｑｆ＋ｌ：

ｅｌｓｅｑｆ＜＝ｑｆ：

幕于ＦＰＧＡ的伞Ｍ步数’一频牢计的设计

ｅｎｄｉｆ：

ｅｎｄｉｆ：

ｅｎｄｐｒｏｃｅｓｓ

ｐｒｏｃｅｓｓ（ｑｘ）

ｂｅｇｉｎ

ｉｆｑｘ＝ｌｔｈｅｎ

ｆ＜＝’１’：

ｅｌｓｅｆ＜＝’０’：

ｅｎｄｉｆ：

ｅｎｄｐｒｏｃｅｓｓ：

ｐｒｏｃｅｓｓ（ｑｆ）

ｂｅｇｉｎ

ｉｆｑｆ＝１ｔｈｅｎ

ｄｆ＜＝’１’：

ｅｌｓｅｄｆ＜＝’０

ｅｎｄｉｆ：

ｅｎｄｐｒｏｃｅｓｓ：

ｐｒｏｃｅｓｓ（ｆｉｎｉｓｈｅｄ）

ｂｅｇｉｎ

ｉｆｆｉｎｉｓｈｅｄ＝’ｌ，ｔｈｅｎ

ｐ＜＝ｐ＿ｓｉｇ；

ｅｎｄｉｆ，

ｅｎｄｐｒｏｃｅｓｓ：

ｇｌ：ｆｏｒｉｉｎ０ｔｏｄｗ一１ｇｅｎｅｒａｔｅ

ｚｅｒｏ（ｉ）＜＝’０’：

ｅｎｄｇｅｎｅｒａｔｅ：ｅｎｄ：

母！Ｉ。学位论史

３．５除法器

ｌｌ

０

ｌｌ１ｌ

１

Ｏ

０Ｉｌｌ１（Ａ）（Ｂ）（÷）ｌｌ（一）】０ｌ（Ｉ）（一）１

０（１）００

图３．８时序逻辑除法运算原理图

图３．９时序逻辑除法器软件流程图

除法器则可通过移位相减相除来实现，其实现过程见图３．８。其软件流程图如图３．９所示。减法器不作介绍，程序见附录１．２，仿真图见图３．１２。除法器与乘法器的工作原理是一样的，但比乘法器稍微复杂一点，因为乘法器不需要比较是

幕于ＦＰＧＡ的伞旧步数’＃频牢计的设计

否要进行加法，只要看移位寄存器的结果就知道是否要进行加法操作，而除法器则不一样，要求比较中间数据与除数的大小，如果除数大于中间数据则不进行减法，对应的结果寄存器置０，否则就置１。其余的工作过程类似，可参见乘法器的实现，原理框图如图３．１０所示。仿真结果见图３．１１。由仿真结果知除法器和乘法器一样，其结果的输出与数据的输入有一段时间｜’日Ｊ隔，这是因为乘除法器是由时序逻辑电路构成的，计算结果需要很多个时钟周期爿＋能得出结果。由于时序电路的这种特性，因此必须等到运算结果才能允许下一次输入，否则不允许输入，这就是要设置ｓｔａｒｔ信号和ｆｉｎｉｓｈｅｄ信号原因。

Ｂ

Ａ

Ｎａｍｅ：Ｖａｌｕｅ：，

Ｄ

１

０

Ｄ１２Ｄ０２０。４０．ｕｓ４ａ０．ｕｓ＆炉ｓｔａｒｔｔ炉ｃｌｋ—国眵ｆｉｎｉｓｈｅｄｎ厂１９９９

３

０∥ａ∥ｂ蚴ＰＸＸ３３３Ｄ３Ｄ３３３

Ｎａｍｅ：Ｖａｌｕｅ：，１０１３．Ｏｎｓ２００：Ｏｎｓ３００．Ｏｍ

。

《∞ｐｃｌｎ０Ｉｌ－§：≯ｃｏｕｔＤ

断ａＤ１０１５

莲盘泸ｂＤ５５

斛ｓ—而—丫１Ｆ］（—西Ｔ！！婴Ｘ！！婴Ｘ！塑！ＩＤ９即婴夏塑孤！！！墨

图３．１２减法器仿真图

除法器的ＶＨＤＬ源程序如下：

１ｉｂｒａｒｙｉｅｅｅ：

ｕｓｅｉｅｅｅ．ｓｔｔｌｏｇｉｃ－１１６４．ａｌｌ：ｕｓｅｉｅｅｅ．ｓｔｄ—ｌｏｇｉｃ＿ｕｎｓｉｇｎｅｄ。ａｌｌ：

ｅｎｔｉｔｙｄｉｖｉｄｅｒｉｓ

ｇｅｎｅｒｉｃ（ｄｗ：ｉｎｔｅｇｅｒ：＝２７）：

ｐｏｒｔ（

ｃｌｋ：ｉｎｓｔｄ＿ｌｏｇｉｃ；

ａ：ｉｎｓｔｄ－ｌｏｇｉｃ＿ｖｅｃｔｏｒ（ｄｗ＊２一ｌｄｏｗｎｔｏ０）：一被除数ｂ：ｉｎｓｔ九ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗｄｏｗｎｔｏ０）：一除数ｐ：ｏｕｔｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ＊２—１ｄｏｗｎｔｏ０）：一一商ｓｔａｒｔ：ｉｎｓｔｄ－ｌｏｇｉｃ：一开始信号ｆｉｎｉｓｈｅｄ：ｂｕｆｆｅｒｓｔｄ＿ｌｏｇｉｃ一结束信号

）：

ｅｎｄ：

ａｒｃｈｉｔｅｃｔｕｒｅｂｈｖｏｆｄｉｖｉｄｅｒｉｓｓｉｇｎａｌａｓｉｇ：ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（Ｏｔｏｄｗ＊２—１）一被除数暂存器ｓｉｇｎａｌｃｏｕｎｔ：ｉｎｔｅｇｅｒｒａｎｇｅ０ｔｏｄｗ＊２＋１：一主计数器ｓｉｇｎａｌｃｏｕｎｔ２：ｉｎｔｅｇｅｒｒａｎｇｅ０ｔｏ２：～副节拍计数器

ｃｏｍｐｏｎｅｎｔｓｕｂｂｅｒ

ｇｅｎｅｒｉｃ（ｄｗ：ｉｎｔｅｇｅｒ：＝２８）：

ｐｏｒｔ（

ｃｉｎ：ｉｎｓｔｄ—ｌｏｇｉｃ：

ａ：ｉｎｓｔｄ＿ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄＷ－ｌｄｏｗｎｔｏ０）：ｂ：ｉｎｓｔｄ＿ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ一１ｄｏｗｎｔｏ０）：ｓ：ｏｕｔｓｔｄ＿ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ一１ｄｏｗｎｔｏ０）３Ｉ

举于ＦＰＧＡ的伞Ｉｆｄ步数’一频率计的设计

ｃｏｕｔ：ｏｕｔ

ｓｔｄ＿ｌｏｇｉｃ）：

ｅｎｄｃｏｍｐｏｎｅｎｔ：

ｍｇｎａｌ

ｓｉｇｎａｌ

ｓｕｂｂｅｒ＿ａ：ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（ｄｗｓｕｂｂｅｒ＿ｂ：ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ

ｄｏｗｎｔｏｄｏｗｎｔｏ

０）：０）：

～减法器输入Ａ一减法器输入Ｂ

ｍｇｎａｌｓｕｂｂｅｒ＿ｓｕｍ：ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（ｄｗ

ｓｉｇｎａｌ

ｓｕｂｂｅｒ＿ｃｉｎ：ｓｔｄ—ｌｏｇｉｃ：ｓｕｂｂｅｒ—ｃｏｏｔ：ｓｔｄ—ｌｏｇｉｃ：

ｄｏｗｎｔｏ

０）：一结果输出一借位输入一借位输出

ｍｇｎａｌ

ｓｉｇｎａｌｓｉｇｎａｌｓｉｇｎａｌｓｉｇｎａｌｂｅｇｉｎ

ｚｅｒｏ：ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ一１ｐ＿ｓｉｇ：ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ

ｄｏｗｎｔｏｄｏｗｎｔｏ

０）：０）：０）：

一零

一余数寄存器一商寄存器

ｐ＿ｒ：ｓｔｄ＿ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ＊２一ｌ

ｃｏｍｒ：ｓｔｄ—ｌｏｇｉｃ：

ｄｏｗｎｔｏ

一判断信号

ｕｌ：ｓｕｂｂｅｒ

ｐｏｒｔ

ｍａｐ（

ｃｉｎ＝＞ｓｕｂｂｅｒ—ｃｉｎ，

ａ＝＞ｓｕｂｂｅｒ

ａ，

ｂ＝＞ｓｕｂｂｅｒ—ｂ，ｓ＝＞ｓｕｂｂｅｒ—ｓｕｍ，ｃｏｕｔ＝＞ｓｕｂｂｅｒ—ｃｏｕｔ

）：

～主进程负责系统协调

ｐｒｏｃｅｓｓ（ｃｌｋ）

ｂｅｇｉｎ

ｉｆ（ｃｌｋ’ｅｖｅｎｔ

ａｎｄｃｌｋ＝’１’）ｔｈｅｎ

ａｎｄ

ｉｆ（ｃｏｕｎｔ＝Ｏｃｏｕｎｔ２＝Ｏ）ｔｈｅｎ

ｐ＿ｓｉｇ（ｄｗ）＜＝’０’：ｐ—ｓｉｇ（ｄｗ一１

ｄｏｗｎｔｏ

０）＜＝ｚｅｒｏ；ｐ—ｒ（ｄｗ＊２—１

ｄｏｗｎｔｏ

ｄｗ）＜＝ｚｅｒｏ

Ｄ

ｒ（ｄｗ一１

ｄｏｗｎｔｏ

Ｏ）＜＝ｚｅｒｏ：

ｅｌｓｉｆ（ｃｏｍｒ＝’１’ａｎｄｃｏｕｎｔ２＝Ｏ）ｔｈｅｎ一等待

ｅｌｓｉｆ（ｃｏｍｒ＝’１，ａｎｄｃｏｕｎｔ２＝１）ｔｈｅｎ

ｐ

ｓｉｇ＜＝ｓｕｂｂｅｒ＿ｓｕｍ；

ａｎｄ

一结果送寄存器

ｅｌｓｉｆ（ｃｏｕｎｔ２＝２ｃｏｕｎｔ／＝ｃｏｕｎｔ’ｈｉｇｈ）ｔｈｅｎ

３２

ｐｒ（ｄｗ＊２—１ｄｏｗｎｔｏ１）＜＝ｐ＿ｒ（ｄｗ＊２—２ｄｏｗｎｔｏ０）

ｐ＿ｒ（０）＜＝ｃｏｍｒ：

ｐ＿ｓｉｇ（ｄｗｄｏｗｎｔｏ１）＜＝ｐｓｉｇ（ｄｗ一１ｄｏｗｎｔｏ０）

ｐ＿ｓｉｇ（０）＜＝ａｓｉｇ（ｃｏｕｎｔ）：

ｅｎｄ

ｅｎｄｉｆ；ｉｆ：

ｅｎｄｐｒｏｃｅｓｓ：

一比较器

ｐｒｏｃｅｓｓ（ｃｏｕｎｔ２）

ｂｅｇｉｎ?ｉｆ（ｃｏｕｎｔ２＝Ｏ）ｔｈｅｎ

ｉｆ（ｐ＿ｓｉｇ（ｄｗｄｏｗｎｔｏ０）＞＝ｂａｎｄ

ｃｏｍｒ＜＝’１’：ｂ／＝”００００００００００００００００００００００００００００’）ｔｈｅｎ

ｅｌｓｅｃｏｍｒ＜＝’０’：

ｅｎｄｉｆ；

ｅｎｄｉｆ：

ｅｎｄｐｒｏｃｅｓｓ：

～控制加法器输入

ｐｒｏｃｅｓｓ（ｃｌｋ）

ｂｅｇｉｎ

ｉｆ（ｃｌｋ’ｅｖｅｎｔａｎｄｃｌｋ＝’１’）ｔｈｅｎ

ｉｆ（ｃｏｍｒ＝’１’）ｔｈｅｎ

ｓｕｂｂｅｒ—ａ＜＝ｐ—ｓｉｇ；

ｓｕｂｂｅｒ＿ｂ＜＝ｂ：

ｓｕｂｂｅｒ＿ｃｉｎ＜＝’０’：

ｅｌｓｅ

ｓｕｂｂｅｒａ（ｄｗ－１ｄｏｗｎｔｏＯ）＜＝ｚｅｒｏｓｕｂｂｅｒ＿ａ（ｄｗ）＜＝’０’：ｓｕｂｂｅｒ＿ｂ（ｄｗ一１

ｓｕｂｂｅｒｄｏｗｎｔｏＯ）＜＝ｚｅｒｏｂ（ｄｗ）＜＝’０’：ｓｕｂｂｅｒ＿ｃｉｎ＜＝’０’：

ｅｎｄｉｆ；

ｅｎｄｉｆ；

基于ＦＰＧＡ的伞耐步数‘≯频率计的－垃计

ｅｎｄｐｒｏｃｅｓｓ

一控制状态机

ｐｒｏｃｅｓｓ（ｃｌｋ）

ｂｅｇｉｎ

ｉｆｓｔａｒｔ＝’１’ａｎｄｆｉｎｉｓｈｅｄ＝’１’ｔｈｅｎ

ｃｏｕｎｔ＜＝Ｏ：

ｃｏｕｎｔ２＜＝０：

ｆｉｎｉｓｈｅｄ＜＝’０’：

ｅｌｓｉｆ（ｃｌｋ’ｅｖｅｎｔａｎｄｃｌｋ＝’１’）ｔｈｅｎ

ｉｆ（ｃｏｕｎｔ＝ｃｏｕｎｔ’ｈｉｇｈａｎｄｃｏｕｎｔ２＝ｃｏｕｎｔ２’ｈｉｇｈ）ｔｈｅｎ

ｃｏｕｎｔ＜＝ｃｏｕｎｔ：

ｃｏｕｎｔ２＜＝ｃｏｕｎｔ２：

ｆｉｎｉｓｈｅｄ＜＝’１’：

ｅ１ｓｉｆ（ｃｏｕｎｔ２＝ｃｏｕｎｔ２’ｈｉｇｈ）ｔｈｅｎ

ｃｏｕｎｔ２＜＝Ｏ：

ｃｏｕｎｔ＜＝ｃｏｕｎｔ＋ｌ：

ｆｉｎｉｓｈｅｄ＜＝’０’：

ｅｌｓｅ

ｃｏｕｎｔ２＜＝ｃｏｕｎｔ２＋１

ｆｉｎｉｓｈｅｄ＜＝’０’：

ｅｎｄｉｆ：

ｅｎｄｉｆ：

ｅｎｄｐｒｏｃｅｓｓ：

一控制乘数Ａ寄存器

ｐｒｏｃｅｓｓ（ｃｌｋ）

ｂｅｇｉｎ

ｉｆ（ｃｌｋ’ｅｖｅｎｔａｎｄｃｌｋ＝’０’）ｔｈｅｎ

ｉｆ（ｃｏｕｎｔ＝Ｏ）ｔｈｅｎ

ａ＿ｓｉｇ＜＝ａ：

ｅｌｓｅ

ａ＿ｓｉｇ＜＝ａ＿ｓｉｇ：

ｅｎｄｉｆ：

硕Ｉ。学位论文

ｅｌｓｅ

ａ＿ｓｉｇ＜＝ａ＿ｓｉｇ

ｅｎｄｉｆ：

ｅｎｄｐｒｏｃｅｓｓ：

一结果输出

ｐｒｏｃｅｓｓ（ｆｉｎｉｓｈｅｄ）

ｂｅｇｉｎ

ｉｆｆｉｎｉｓｈｅｄ＝’１’ｔｈｅｎ

ｐ＜２ｐｒ：

ｅｎｄｉｆ；

ｅｎｄｐｒｏｃｅｓｓ：

ｇｌ：ｆｏｒｉｉｎ０ｔｏｄｗ一１ｇｅｎｅｒａｔｅ

ｚｅｒｏ（ｉ）＜＝’０’：

ｅｎｄｇｅｎｅｒａｔｅ：

ｅｎｄ：

３．６控制器

控制器工作时序如下：当同步信号（ｃｌｋ）上升沿到来时，计数使能信号（ｃｐ）立即变成高电平，锁存信号（ｃｒｅｇ）及清零信号（ｃｌｒ）变成低电平，同步信号（ｃｌｋ）的上升沿再次到来时，除清零信号（ｃｌｒ）外，其余信号均取反，当同步信号（ｃｌｋ）的下降沿到来时，清零信号（ｃｌｒ）变成高电平。当同步信号又到来时，重复上述过程，软件流程图如图３．１３所示，其仿真结果如图３．１４所示。

控制器的ＶＨＤＬ源程序如下：

１ｉｂｒａｒｙ

ｕｓｅｉｅｅｅ：ｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ＿１１６４．ａｌ１：

ｉｓｅｎｔｉｔｙｃｏｎｔｒｏｌ

ｐｏｒｔ（ｃｌｋ：ｉｎｓｔｄ＿ｌｏｇｉｃ：

ｃｒｅｇ：ｂｕｆｆｅｒ

ｃｌｒ，ｃｐ：ｏｕｔ

ｅｎｄｅｎｔｉｔｙ：一同步信号ｓｔｄ－ｌｏｇｉｃ：～锁存信号ｓｔｄ—ｌｏｇｉｃ）；～清零与计数使能信号

摹于ＦＰＧＡ的伞ｆ嗣步数‘｝颍率计的设计

ａｒｃｈｉｔｅｃｔｕｒｅｔｒｏｆ

ｓｉｇｎａｌ

ｂｅｇｉｎｃ：ｓｔｄｌｏｇｉｃ：ｃｏｎｔｒｏｌｉｓ

ｐｒｏｃｅｓｓ（ｃｌｋ）

ｂｅｇｉｎ

ｉｆｃｌｋ＝’１’ａｎｄｃｌｋ’ｅｖｅｎｔｔｈｅｎ

ｃ＜＝ｎｏｔｃ：

ｅｎｄｉｆ：

ｅｎｄｐｒｏｃｅｓｓ：

ｐｒｏｃｅｓｓ（ｃ，ｃｌｋ）

ｂｅｇｉｎ

ｉｆｃ＝’０’ａｎｄｃｌｋ＝’０’ｔｈｅｎｃｌｒ＜＝’１’：

ｅｌｓｅｃｌｒ（＝’０’：

ｅｎｄｉｆ；

ｅｎｄｐｒｏｃｅｓｓ：

ｃｒｅｇ＜＝ｎｏｔｃ：

ｃｐ＜＝ｃ：

ｅｎｄ：

图３．１３控制器软件流程图

痧｜Ｉ＋学位论文

图３．１４控制器仿真图

３．７译码电路

译码电路的主要功能是把二十进制转换得到的ＢＣＤ码送给数码管显示，为节省管脚数，数码管采用动态扫描的方式显示，则译码输出由数据总线和数码管的位选总线构成，由于采用的数码管为共阴极数码管，则低电平表示该数码管被选中，同时相应位的数据被送到该数码管上显示。程序见附录１．８的相关程序，其仿真图如图３．１７。如果没有外接译码器，例如７４ＬＳｌ３８，则使用ｃｎｔ信号控制数码管的阴极，如果外接了译码器，则使用ｃｎｔ９控制译码器的输入端，译码器的输出端控制数码管的阴极。

３．８二十进制转换模块

二十进制转换模块的功能是把二进制数转换成十迸制数ＢＣＤ码。由于转换电路对速度没有要求，为节省硬件资源，转换电路由时序逻辑电路构成，由时钟控制转换过程的进行。本转换模块可将３０位二进制数转换成１０位ＢＣＤ码，其工作过程如下：设置１０个ＢＣＤ码计数器，分别为ａ００～ａ０９。如果除法运算未完成，则处于等待状态，完成了则丌始转换，首先把二迸制数送入暂存器ａ，ａ００’ａ０９清零，当时钟上升沿到来时，如果ａ大于９９９９９９９９９时，Ｄ｜ａ自减１０００００００００，同时ａ００自加ｌ，如果ａ大于９９９９９９９９时，则ａ自减１００００００００，同时ａＯｌ自加ｌ，如此下去，直到ａ＜９，则停止计算，同时把ａ的值赋给ａ０９。然后再把ａ００。ａ０９相并后送给ｂｃｄ则得到１０位ＢＣＤ码输出“１。软件流程图如图３．１５所示。仿真结果如图３．１６所示。本电路只有转换丌始信号，任何时候有数据信号过来，只要ｃｌｋ为低电平都会被接收，只要高电平一来就会丌始转换，但由于乘法器、除法器的运算时间大于本电路的运算时间，因此，在运算过程中不会有干扰信号过来，不存在一次运算还没有完成，下一次运算就到来的情况。

摹ｆＦＰＧＡ的令删步数‘一频率计的设计

图３．１５二十进制转换模块软件流程图

Ｎａｍｅ：Ｖａｌｕｅ：１０２０

、Ｏ．ｕｓＯ．ｕｓ３０；

ｔ盏—一ｃｌｋＯ１

誊ｏ—－ｃｌｋ１ＵＵ一

１２３４５６７８９

也ｂｃｄ妒ｈｄＸ９９９９９９

００００００００００Ｘ０１２３４５６７８９

图３．１６二十进制转换模块仿真图

二十进制转换模块ＶＨＤＬ源程序如下：ｌｉｂｒａｒｙｉｅｅｅ：

ｉｅｅｅ．ｓｔｄ—ｌｏｇｉｃ＿１１６４．ａｌｌ：

ｉｅｅｅ．ｓｔｄ－ｌｏｇｉｃ＿ａｒｉｔｈ．ａｌｌ：

ｉｅｅｅ．ｓｔｄ—ｌｏｇｉｃｕｎｓｉｇｎｅｄ．ａｌｌ：

ｂｔｏｄｉｓ

ｓｔｄ—ｌｏｇｉｃ：～转换丌始信号

ｃｌｋＯ：ｉｎｓｔｄ—ｌｏｇｉｃ：～标准时钟ｈｄ：ｉｎｓｔｄ＿ｌｏｇｉｃ—ｖｅｃｔｏｒ（２９ｄｏｗｎｔｏ０）：一二进制数输入端ｂｃｄ：ｏｕｔｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（３９ｄｏｗｎｔｏ０）一ＢＣＤ码输出端ｔｅｃｔｕｒｅｖｈｆｏｆｂｔｏｄｉｓｕｓｅｕｓｅｕｓｅｅｎｔｉｔｙｐｏｒｔ（ｃｌｋ：ｉｎ）：ｅｎｄ；ａｒｃｈｊ

ｓｉｇｎａｌ

ｂｅｇｉｎａ００，ａ０１，ａ０２，ａ０３。ａ０４，ａ０５，ａ０６，ａ０７，ａ０８，ａ０９：ｉｎｔｅｇｅｒｒａｎｇｅ０ｔｏ９

ｐｒｏｃｅｓｓ（ｃｌｋＯ，ｃｌｋ，ｈｄ）

ｖａｒｉａｂｌｅａ：ｉｎｔｅｇｅｒｒａｎｇｅ０ｔｏ１０００００００００：一二进制数暂存器ｂｅｇｉｎ

ｉｆｃｌｋＯ＝’１’ａｎｄｃｌｋＯ’ｅｖｅｎｔｔｈｅｎ

ｉｆｃｌｋ＝’０’ｔｈｅｎ

ａ：＝ｃｏｎｖｉｎｔｅｇｅｒ（ｈｄ）；ａ００＜＝Ｏ：ａＯｌ＜＝Ｏ；ａ０２＜＝Ｏ：ａ０３＜＝Ｏ；ａ０４＜＝０：ａ０５＜＝Ｏ：ａ０６＜＝０

ａ０７＜＝Ｏ：ａ０８＜＝Ｏ：ａ０９＜＝Ｏ：

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筚干ＦＰＧＡ的拿旧步数’７－频率计的设计

ｅｎｄｉｆ：

ｅｎｄｉｆ：

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ｅｎｄｐｒｏｃｅｓｓ

３．９顶层ＶＨＤＬ程序设计及整体仿真结果

把以上各模块按照图２．８进行组合后得到顶层文件，源程序见附录Ｂ１．３，编译通过后进行仿真，如图３．１８所示。由仿真图可看出：１２４×１０‘÷９３＝ｉ３３３３３３３，由于使用的是１０ＭＨｚ的晶振，因此还有一位小数点最终显示的结果应该是

１３３３３３３．３Ｈｚ。由仿真图３．１７知，小数位在数码管的第二位上有效，其余位均无效。仿真结果与期望结果一致。

在图３．１７中是经过局部放大而得到的仿真图，可以比较清楚的看到数码管的显示情况：１００１１１１显示数码３，００００１１０显示数码ｌ，Ｏｌｌｌｌｌｌ显示数码０，并且还有小数点的指示在倒数第二位上，说明最后在数码管上的显示为：０１３３３３３３．３。这与理论的计算结果完全相同。在图３．１８中是经过缩小的仿真图，可以清楚的看到两组数据，其中一组是：１２４×１０：．９３＝１３３３３３３３；另一组数据是：１３×１０１÷６９＝１８８４０５７。这充分说明了本设计的谁确性。由于本设计采用的ｌＯＭＨｚ的标准基准频率，因此被测信号的频率不能太高。如果超过ＩＯＯＭＨｚ的频率通过本系统进行测量则会使测量误差增大，同时ＦＰＧＡ器件的内部计数器也不能满足要求。但是本系统可以通过加上一定的扩展电路，从而实现对更高频率的测量。这个问题将在展望中加以讨论。

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图３．１７整体仿真图ｌ图３．１８整体仿真图２

４１

基于ＦＰＧＡ的伞卜ｄ步数’７－频率计的设计

第四章ＦＰＧＡ配置方案的设计

４．１ＥＰＦＩＯＫ３０ＡＴＩ１４４－３ＦＰＧＡ芯片简介

本系统所使用的ＦＰＧＡ芯片为ＥＰＦＩＯＫ３０ＡＴｌｌ４４－３的ＦＬＥＸ系列芯片，其管脚数为１４４，封装为ＴＱＦＰ，工作电压可选择５Ｖ或３．３Ｖ，典型可用门数为３０，０００，最大可用系统门数为６９，０００，逻辑单元（ＬＥｓ）为１，７２８，逻辑阵列块（ＬＡＢｓ）为２１６，嵌入式阵列块（ＥＡＢｓ）为６，总的ＲＡＭ为１２，２８８位，最大用户使用Ｉ／０口为２４６个。４．２ＥＰＣ２配置芯片简介

本系统使用的专用配置芯片为ＥＰＣ２，该芯片数掘传输方式为串行传输，与ＦＬＥＸ系列的芯片相接的管脚只有４个，连接相当简单。支持ＭＡＸ＋ＰＬＵＳＴｌ软件平台，能够用ＭＡＸ＋ＰＬＵＳＩＩ自带的编程器进行下载。封装形式有多种：８脚的ＰＤＩＰ封装、２０脚的ＰＬＣＣ封装以及３２脚的ＴＱＦＰ封装。其存储空『日Ｊ为ｌ，６９５，６８０位。能够对

ＦＬＥＸｌＯＫ、ＦＬＥＸ６０００、ＦＬＥＸ８０００系列芯片进行配置。支持５Ｖ和和３．３Ｖ电压，能够在ＭＡＸ＋ＰＬＵＳＩＩ平台下通过ＢｉｔＢｌａｓｔｅｒ、ＢｙｔｅＢｌａｓｔｅｒ和ＢｙｔｅＢｌａｓｔｅｒＭＶ电缆进行下载，支持Ｐｓ及ＪＴＡＧ下载模式”…“。

４．３配置模式

ＦＰＧＡ有多种配置模式。对于Ａ１ｔｅｒａ公司的ＳＲＡＭＬＵＴＦＰＧＡ器件，ＦＰＧＡ有六种配置模式，这些模式通过ＦＰＧＡ上的两个模式选择引脚ＭＳＥＬｌ和ＭＳＥＬ０上设定的电平来决定”１：

（１）专用器件配置模式，如用ＥＰＣ系列器件进行配置。

（２）ＰＳ（ＰａｓｓｉｖｅＳｅｒｉａｌ被动串行）模式：ＭＳＥＬＩ＝Ｏ、ＭＳＥＬＯ＝Ｏ。

（３）ＰＰＳ（Ｐａｓｓｉｖｅｐａｒａｌｌｅｌ

ＭＳＥＬ０＝０。Ｓｙｎｃｈｒｏｎｏｕｓ被动并行同步）模式：ＭＳＥＬＩ＝Ｉ、

（４）ＰＰＡ（ＰａｓｓｉｖｅｐａｒａｌｌｅｌＡｓｙｎｃｈｒｏｎｏｕｓ被动并行异步）模式：ＭＳＥＬｌ＝１、ＭＳＥＬＯ＝Ｉ。

（５）ＰＳＡ（ＰａｓｓｉｖｅＳｅｒｉａｌＡｓｙｎｃｈｒｏｎｏｕｓ被动串行异步）模式：ＭＳＥＬＩ＝Ｉ、ＭＳＥＬＯ＝０。（６）ＪＴＡＧ模式：ＭＳＥＬＩ＝０、ＭＳＥＬＯ＝Ｏ。

硕十学位论文

４．４下载方式

ＦＰＧＡ的配置方式有多种，但总的来说下载方式只有两种：ＰＳ下载和ＪＴＡＧ下载方式。这两种方式的硬件电路连接图如图４．１所示。图中只是这两种下载接口电路的介绍，它既可以用ＪＴＡＧ接口下载，也可以用ＢｙｔｅＢｌａｓｔｅｒ接口进行下载。不过用ＪＴＡＧ方式是先把数据下载到ＥＰＣ２器件，ＥＰＣ２器件再对ＦＰＧＡ进行配置，其实用ＪＴＡＧ方式也可以直接把数据下载到ＦＰＧＡ中，但图中没有画出来，有兴趣可以参考后面的相关参考文献。图中的ＢｙｔｅＢｌａｓｔｅｒ接口既可以直接下载到ＦＰＧＡ器件，也可以在配置ＦＰＧＡ的同时把数据下载至ＵＥＰＣ２器件中（图中开关要合上）。而在实际应用过程中，并不一不定要这样接，我们可以只选择其中一种下载接口。而在把研究设计转换成产品的时候则一定要用配置芯片，配置芯片在掉电的时候可以保存数据，下次加电的时候数据可以直接从配置芯片中下载到ＦＰＧＡ中。

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图４．Ｉ卜载接口原理图

本设计对配置器件ＥＰＣ２采用ＪＴＡＧ下载方式，数据同时下载到ＥＰＣ２和ＦＰＧＡ中，ＥＰＣ２对ＦＰＧＡ的配置采用ＰＳ（被动串行）．模式。其电路原理图见图４．３左边部分。４．５硬件电路原理图设计

本设计工作电压为５Ｖ，对ＦＰＧＡ芯片配置采用ＰＳ模式，用ＢｙｔｅＢｌａｓｔｅｒＭＶ电缆进行下载，数码管用动态扫描方式进行显示（可以用静念扫描，此种ＦＰＧＡ有足够

４３

幕十ＦＰＧＡ的伞Ｍ步数字频率计的设计

的引脚，但程序要变），其硬件电路图如图４．２’４．４所示。５４脚接ＩＯＭＨｚ标准时钟，５５脚接被测信号时钟，６３、６４、６５、６７、６８、６９、７０、７ｌ脚分别接数码管的Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、ＤＰ端，用于控带ｑ数码管的段选。７３、７８、７９、８０、８１、８２、８３、８６脚分别接数码管１’８的公共端（阴极），用于控制数码管的位选。同步时钟从１２５脚输入，其他的为系统引脚。由电路图可以看出用ＦＰＧＡ设计电路的外围电路相当简单，设计起来事半功倍。

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图４．２硬件电路图１

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摧于ＦＰＧＡ的辛删步数’一频率计的设计

第五章ＰＣＢ系统板的设计

印制电路板（ＰＣＢ）的设计是电路能否调试成功的关键。ＰＣＢ板布线的好坏直接影响电路的性能，如果布线没有按照约定的规则，那怕电路原理图完全没有错误，ＰＣＢ板的调试也可能不成功或者不稳定。一般来说ＰＣＢ板的布线主要有以下规则：

１）电源线要尽量宽，因为电源线中要流过较大的电流，如果电源线不够宽，则有可能承受不了系统要求的电流，烧毁电路板。地线也一样，如果地线不够宽，当有较大的电流流过的的时候，地电位将急剧上升，影响电路的参考点，导致电路不稳定。一般来说地线的宽度应大于电源线的宽度。

２）电源线中的关键地方需要使用一些抗干扰元器件，例如磁珠、磁环和电源滤波器等，以提高电路的抗干扰能力。

３）电源入口应该接去耦电容，一个高频和一个低频去耦电容。高频去耦电容的容量为几十到几百ｐＦ，低频去耦电容的容量为几十到几百ｕＦ。

４）印制电路板的模拟地和数字地要尽量分丌，最后通过电感汇接到一起。低频电路采用单点接地，而高频电路则应采用多点接地。

５）印制电路板的模拟部分与数字部分也应该分丌布局。接口电路放在电路板的边缘，以便于电路的调试。

６）印制电路板中的时钟发生器、晶振和ＣＰＵ（或主芯片）的时钟输入端等尽量靠近，远离低频器件、数据线和噪声敏感元件，以降低高频脉冲干扰。

７）设计人员尽量采用４５。或１３５。折线而不采用９０。折线，这样布线可以减小高频信号对外的发射与耦合。

８）石英晶体的外壳一般要接地，另外石英晶振下面和对噪声特别敏感的元器件下面不要走线，最好覆铜并且接地。

９）时钟线应尽量与数据线垂直，这样可以有效降低脉冲干扰。

ｔ０）由于走线的路径不一样，同类型同功能的信号可能不在同一时『日Ｊ内到达，导致电路不稳定或误动作。因此，也可以用蛇形线进行延迟。

１１）印制电路板中的任何信号都不要形成环路，如果实在是不可避免出现的话，应该尽量减少相应的环路面积。

１２）每１０片左右的集成电路要加一片充放电电容，或者称为蓄放电电容，电容大小一般为ｌＯｕＦ。

１３）５／５规则：在时钟频率超过５ＭＨｚ时，或上升沿小于５ｎｓ时，就需要使用多层电路板。但这个规则不是绝对的，对于高速边沿速率的器件和时钟而占，只要设计和布局合理，不一定满足５／５规则就要用多层板，同样可以使用双层板来完

硕ｆ‘学位论文

成设计。

１４）３Ｗ原则：走线问的距离间隔（走线中心『日Ｊ的距离）应该至少是走线宽度的３倍，也就是说走线问的间距应该大于走线宽度的两倍。一般而占，采用３ｗ规则可以减小队７０％的辐射能量，而ｌＯＷ规则则能够达到减小９８％的辐射能量，一般情况下３ｗ规则就可以满足我们的要求，除非有特殊要求，否则一般不采用ｌＯＷ规则。

根据印制电路板的设计规则及一些经验，用ＰＲＯＴＥＬ９９ＳＥ电路板设计软件设计得如图５．１、５．２的ＰＣＢ板。电路板的面积为５×１１ＣＭ，由此可知，用ＦＰＧＡ来实现的数字频率计的ＰＣＢ板体积小，比传统的频率计的体积小得多。图５．１为印制电路板的顶层３Ｄ视图，图５．２为ＰＣＢ板的底层３Ｄ视图。

｜鳘｜５．１印制电路板顶层

图５．１印制电路板底层

４７

幕于ＦＰＧＡ的伞同步数宁频｜率计的设计

结论及展望

结论

全同步数字频率计是目自｛『精度最高的频率计。在高速时钟随处可见的现代电子系统，有着非常广泛的研究价值。从某种程度上说它是以牺牲时间来换取精确度的，但一般情况下频率计对时间的要求并不高，并且由于电子系统对系统时钟准确度的要求越来越高，因此全同步数字频率计还是有着广泛的应用空间。通过对全同步数字频率计的设计，可以得到以下几个结论：

（１）采用全同步原理测频可以消除±１个计数误差，提高测频精度。

（２）把全同步数字频率计设计在ＦＰＧＡ芯片上，构成了一个典型的ＳＯＣ系统，对缩小电路板的体积以及缩短设计丌发的周期具有非常重要的意义。

（３）通过对全同步数字频率计的仿真，得到了良好的结果，这对硬件的设计和测试提供了很好的依掘。

（４）本设计在最后没有做好硬件电路进行最后的硬件测试，这是一个很大的遗憾。在后续的研究中应该做好硬件测试，能够与现在市面上的频率计的测试结果进行比较，得到更加科学的验证。

（５）本设计要转化成产品还要更进一步的进行研究，需要设计电源电路和被测信号的波形整形、放大电路以及设计标准稳定的时基信号电路。

（６）出于测量频率的仪器功能一般都比较多，因此，我们完全可以在本设计的基础之上，可以添加测周，测相位差以及与Ｐｃ机通讯的功能，使之向多功能方向发展。

展望

ＥＤＡ（电子设计自动化）是现代电子设计的趋势，ＶＨＤＬ语言则是ＥＤＡ设计中最为流利的一种高级语言，要掌握现代电子设计的核心技术，就应该学会ＶＨＤＬ语言。其设计简单，不需要详细知道硬件电路的结构，就可以进行丌发。这样可以有更多的人加入到电子行业。其语言通俗易懂，开发容易，从而可以大大缩短产品上市的时间，可以事先用开发软件进行前期仿真，提ｌｊ｛『发现问题，提Ｉｊｉ『解决问题，投资风险减少，同时由于数字电路都集成在一块芯片上，因此可以大大缩小电子产品的体积。因此从各方面来看，用可编程逻辑器件（ＦＰＧＡ或ＣＰＬＤ）作硬件，用ＶＨＤＬ硬件描述语言作为开发语言，是一种方便快捷、高效、高速、低成本的开发方式。

硕Ｉ‘学位论文

现在ＡＬＴＥＲＡ公司又推出了全新的ＨＲＡＤＣＯＰＹ技术：通过强化ＥＤＡ工具的设计能力，在保持ＦＰＧＡ开发优势的前提下，引入ＡＳＩＣ的开发流程，从而对ＡＳＩＣ市场形成直接竞争。也就是利用原有的ＦＰＧＡ开发工具，将成功实现于ＦＰＧＡ器件上的系统通过特定的技术直接向ＡＳＩＣ转化，从而克服传统ＡＳＩＣ设计中普遍存在的问题，并且用ＨＡＲＤＣＯＰＹ技术设计的ＡｓＩｃ一次性投片的成功率近乎１００％，即所谓的ＦＰＧＡ向ＡＳＩＣ的无缝转化。而且用ＡＳＩＣ实现后的系统性能将比以自口在ＨａｒｄＣｏｐｙＦＰＧＡ上验证的模型提高近５０％，而功耗则降低４０％。一次性成功率的大幅度提高即意味着设计成本的大幅降低和产品上市速度的大幅提高。因此就其发展趋势看，势必涉及越来越广阔的电子技术及电子设计技术领域。其中包括电子工程、电子信息、通信、航天航空、工业自动化、家电、生物工程等等。而且随着大规模集成电路技术的发展和ＥＤＡ工具软件功能的不断加强，所涉及的领域还将不断扩大。随着ＦＰＧＡ器件性价比的不断提高，ＥＤＡ技术将不断地渗透到电子设计的各个领域，逐步进入到家电，高精度仪器仪表，汽车等只常消费行业。下面我对基于ＦＰＧＡ的频率计的设计作一些具体的展望：

（１）采用全同步的频率测量技术与已往的测频技术相比，在测量精度上有了大的提高，这样在一些高精度频率测量的场合可以考虑采用本设计方法具有很大的优势。”（２）本设计采用了高集成度的ＦＰＧＡ芯片，还具有很大的功能扩展空间，这样有利于全同步频率计的升级，这种升级是完全不需要改板的升级，只须修改ＦＰＧＡ

“内部的逻辑功能，大大的降低了频率计的二次丌发费用。

（３）在本设计中，我们为了减少ＦＰＧＡ器件的硬件丌销，在设计乘法器时采用了逐项移位相乘相加的方法来进行设计，但是如果我们对运算速度有很高要求的话，我们完全可以采用组合逻辑乘法器的原理来设计，这样可以提高速度，但是会增加ＦＰＧＡ的硬件丌销。这在高集成度的ＦＰＧＡ器件中是完全可以做到的。

（４）采用ＦＰＧＡ器件来实现高速，高精度，连续测频具有很大的优势，它可以解决采用单片机测频中时基频率（标准频率）过低而影响测频精度的缺点。并且可以实现高速，连续测频技术，采用ＦＰＧＡ器件来实现运算可以节省运算时问，缩短每次测频时Ｉ’日Ｊ，从而可以比较方便的实现连续测频技术。

（５）对于目前提出的高精度定闸门的测频方法，如果采用单片机来实现，存在着一定的缺点，需要采用Ｐｃ机来实现高速运算。但如果采用ＦＰＧＡ芯片来实现，则会很好的解决这个问题，当然基于ＦＰＧＡ的高精度定闸门的测频方法目前还没有进行设计，这也是我在以后的工作中要做的。ｔ

（６）现在对高频率信号频率的测量也已经显得越来越重要，怎样提高被测信号的频宽，对高频信号能够进行准确，快速的测量也是衡量一个频率计的一个很

幕十ＦＰＧＡ的伞Ｉ几１步教。，频率计的设计

重要的参数。在传统的单片机测量技术中，其标准频率只能在几十兆Ｈｚ左右，因此很难提高测频频宽。而现在的ＦＰＧＡ器件具有更高的标准频率，而且可以设计宽位、高速的乘法器，这样一来，对于高频信号的频率测量技术提供了一个很好的发展平台。

（７）对超高频信号（几百Ｍ赫兹一一几吉赫兹）频率的测量也是目｜ｊ｛『频率测量的一个难以解决的难题。在本设计的基础上，我们可以提出一个解决的方案。在本设计中，测量的最高频率几百Ｍ赫兹，但是我们可以在本设计的基础之上，我们可以采用对被测信号先进行硬件分频，然后再进行测量，然后对测量的数掘进行必要的数据处理，这样一来，我们就可以进行几吉赫兹频率的测量。其中存在有两个难题：一是怎样判定被测信号是一个超高频信号以便于启动硬件分频系统：二是怎样实现对被测超高频信号的频率进行还原，然后进行正确的显示。这两个问题在理论上都是可以在ＦＰＧＡ器件上加以实现。但是，怎样进行具体实现这是我们下一阶段要解决的问题。当然，在进行硬件分频时会产生一定得分频误差，这样会影响频率测量精度，这是不可避免的。５０

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［３７］ＰａｎＳｏｎｇＡｐｐｌｉｃａｔｉｏｎｆｏｒｅｇｒｏｕｎｄｏｆＣＰＬＤ／ＦＰＧＡｉｎｅｌｅｃｔｒｏｎｄｅｓｉｇｎ［Ｊ］

Ｅｌｅｃｔｒｏｎｔｅｃｈｎｏｌｏｇｙａｐｐｌｙ１９９７，（７）：１６—２ｌ

ｓｏｍｅ［３８］ＭＡＡｓｈｏｕｒ＋ＨＩｓａｌｅｈＡｎＦＰＧＡｉｎｐｌｅｍｅｎｔａｔｉｏｎｇｕｉｄｅｆｏｒ

ｏｆｓｅｒｉａｌ—ｐａｒａｌｌｅｌｍｕｌｔｉｐｌｉｅｒｄｉｆｆｅｒｅｎｔｔｙｐｅｓｓｔｒｕｃｔｕｒｅｓ［Ｊ］．ＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓＦｏｕｒｎａｌ，２０００，３１（３）：１６１—１６８

ＡＳＳＰ［Ｊ］Ｅｌｅｃｔｒｏｎ［３９］ＬＵＳｈａｏｑｉａｎｇＦＰＧＡｗｉｌｌｇｒａｄｕａｌｙｒｅｐｌａｃｅＡＳＩＣａｎｄ

ｐｒｏｄｕｃｔｉｏｎｗｏｒｌｄ．２００。（９）：２６—－２８

ｔｈｅＣｏｍｐｌｅｘＳｏＣ：Ｆａｓｔ，ＦｌｅｘｉｂｌｅＤｅｓｉｇｎ［４０］ＣｈｒｉｓＲｏｗｅｎ（ＵＳＡ）．Ｅｎｇｉｎｅｅｒｉｎｇ

ｗｉｔｈＣｏｎｆｉｇｕｒａｂｌｅＰｒｏｃｅｓｓｏｒｓ［Ｍ］．北京：机械工业出版社，２００５

Ｆ，ＧａｉｌＧｒａｙ，ＤｅｓｉｇｎｅｘｐｒｅｓｓｉｏｎａｎｄＳｙｎｔｈｅｓｉＳｏｆ

Ｕｎｉｖｅｒｓｉｔｙｐｒｅｓｓ，２００１

ＭｅｔｈｏｄｆｏｒｐｒｅｃｉｓｉｏｎＴｉｍｅＩｎｔｅｒｖａｌ

Ｆｒｅｑｕｅｎｃｙ［４１］ＪａｍｅｓＲ，ＡｎｍｓｔｒｏｎｇＶＨＤＬ［Ｍ］Ｃａｍｂｒｉｄｇｅ：Ｈａｒｖａｒｄ［４２］ＺｈｏｕＷｅｉ。ｅｔａ１．ＳｏｍｅＮｅｗＭｅａｓｕｒｅｍｅｎｔｐｒｏｃｅｅｄｉｎｇｓｏｆｔｈｅ

Ｃｏｎｔｒｏｌ１９７７ＩＥＥＥｉｎｔｅｒｎａｔｉｏｎａｌｓｙｍｐｏｓｉｕｍ。１９９７，４１８—４２ｌ

堆ｆＦＰＧＡ的伞Ｉ卅步数宁频率汁的设汁

致谢

本文是在导师何怡刚教授的悉心指导下完成的。导师渊博的知识、丰富的实践经验、严谨的治学态度、雷厉风行的办事风格令我终生难忘，受益非浅。

在攻读硕士学位期问，我还得到了其它众多老师和同学们无私的关怀和帮助，有了他们，我才能顺利完成硕士研究生阶段的学业，并即时完成我的硕士学位论文。

首先，我必须再一次地感澍我的导师何怡刚教授，感谢他在这两年多的工作学习中对我无私的关怀和教诲。感谢他为我提供了大量的实践、学习机会，使我在学习和生活等各方面都得到长足的进步。我从他身上学到的，不仅仅是科学知识，还有更多的做人的道理。

其次，我要感谢我的家人，感谢他们对我一贯的理解和大力支持。生活上，他们无微不至的关怀着我，学习上总是不断激励着我不断上进、勇往直莳。没有他们，就没有我的今天。

最后，我还要衷心的感谢谭永宏，蒋辉平，潘海军等同学，是他们提供了热心的帮助和鼓励并使我的生活变得丰富多彩，学习充满了激情。能成为他们的同学与朋友是我～生的荣幸。

再一次衷心地谢谢大家！

谨以此文献给我的父母、亲人以及所有关心帮助我的人们１

２００７年８月于湖南大学

颂ｆ¨擎化论文

附录Ａ：

［１］包本刚攻读学位期间发表的论文及成果基于ＦＰＧＡ器件的ＦＩＲ滤波器的设计［Ｊ］．湖南科技学院学

报，２００５，Ｖ０１．２６，Ｎｏ．１１，６７—７０．

［２］包本刚基于ＩＣＬ７１０７器件的量程自切换的数字电压表的设计［Ｊ］，．中国仪

器仪表．２００７，２．．

［３］包本刚，朱湘萍基于ＦＰＧＡ器件的数字电压表的设计［Ｊ］，电子工程

师，２００７，Ｖ０１．３３，Ｐ１７－１８．

［４３包本刚基于ＭＳＩ器件的数字密码锁的设计［Ｊ］．山西电子技术，２００７，１０．［５３包本刚何怡刚，谭永宏，李晴基于ＦＰＧＡ的全同步数字频率计的设计与

实现［Ｊ］．测试技术学报（已定稿２００８年年初）

［６］包本刚何怡刚，朱湘萍全同步数字频率计的ＶＨＤＬ设计与仿真［Ｊ］．现代电子技术，２００７，３０（１０）：１７６－１７８．

摹十ＦＰＧＡ的伞删步数’，频率汁的设计

附录Ｂ：ＶＨＤＬ部分源程序

全同步数字频率计部分源程序

本程序创建于２００６年９月完成于２００７年６月程序员：包本刚

１．１加法器ＶＨＤＬ程序

１ｉｂｒａｒｙｉｅｅｅ：

ｕｓｅｉｅｅｅ．ｓｔｄｏｇｉｃ—１１６４．ａｌｌ：

ｕｓｅｉｅｅｅ．ｓｔｄｏｇｉｃ＿ａｒｉｔｈ．ａ１１：

ｕｓｅｉｅｅｅ．ｓｔｄｏｇｉｃ＿ｕｎｓｉｇｎｅｄ．ａ１１

ｅｎｔｉｔｙａｄｄｅｒ２８ｉｓ

ｇｅｎｅｒｉｃ（ｄｗ：ｉｎｔｅｇｅｒ：＝２７）：

ｐｏｒｔ（

ｃｉｎ：ｉｎｓｔｄ—ｌｏｇｉｃ：

ａ：ｉｎｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ一１ｄｏｗｎｔｏ０）：ｂ：ｉｎｓｔｄ－ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ一１ｄｏｗｎｔｏ０）：ｓ：ｏｕｔｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ一１ｄｏｗｎｔｏ０）ｃｏｕｔ：ｏｕｔｓｔｄ—ｌｏｇｉｃ

ｅｎｄ

ｒｔｌｏｆａｄｄｅｒ２８ｉｓ

ｓｉｇｎａｌｔｅｍｐ：ｓｔｄ－ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗｄｏｗｎｔｏ０）ｓｉｇｎａｌｔ１：ｉｎｔｅｇｅｒｒａｎｇｅ０ｔｏ１００００００００：ｓｉｇｎａｌｔ２：ｉｎｔｅｇｅｒｒａｎｇｅ０ｔｏ１００００００００：ｓｉｇｎａｌｔ３：ｉｎｔｅｇｅｒｒａｎｇｅ０ｔｏ２０００００００１：ｔｌ＜＝ｃｏｎｙ—ｉｎｔｅｇｅｒ（ａ）：ｔ２＜＝ｃｏｎｖ—ｉｎｔｅｇｅｒ（ｂ）；ｔ３＜＿ｔｌ＋ｔ２＋ｃｏｎｖ—ｉｎｔｅｇｅｒ（ｅｉｎ）：

ｔｅｍｐ＜＝ｃｏｎｙ—ｓｔｄ—ｌｏｇｉｃｖｅｃｔｏｒ（ｔ３，２８）：

ｓ＜＝ｔｅｍｐ（ｄｗ一１ｄｏｗｎｔｏ０）：一进位输入一进位输出一加法器输入ａ一加法器输入ｂ一加法器输出ｓａｒｃｈｉｔｅｃｔｕｒｅｂｅｇｉｎ

ｃｏｕｔ＜＝ｔｅｍｐ（ｄｗ）

ｅｎｄ：

１．２减法器ＶＨＤＬ程序

ｌｉｂｒａｒｙｉｅｅｅ：

ｕｓｅｉｅｅｅ．ｓｔｄ—ｌｏｇｉｃ一１１６４．ａｌｌ：ｕｓｅｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ—ａｒｉｔｈ．ａ１１：ｕｓｅｉｅｅｅ．ｓｔ以ｌｏｇｉｃ—ｕｎｓｉｇｎｅｄ．ａｌｌ

ｅｎｔｌｔｙｓｕｂｂｅｒ１Ｓ

ｇｅｎｅｒｉｃ（ｄｗ：ｉｎｔｅｇｅｒ：＝２８）：

ｐｏｒｔ（

ｃｉｎ：ｉｎｓｔｄ—ｌｏｇｉｃ：

ａ：ｉｎｓｔｄ＿ｌｏｇｉｃｖｅｃｔｏｒ（ｄｗ一１ｄｏｗｎｔｏ０）：ｂ：ｉｎｓｔｄ＿ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄＷ一１ｄｏｗｎｔｏ０）Ｓ：ｏｕｔｓｔｄ－ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ一１ｄｏｗｎｔｏ０）ｃｏｕｔ：ｏｕｔｓｔｄ—ｌｏｇｉｃ

）：

ｅｎｄｅｎｔｉｔｙ：

ｒｔｌｏｆｓｕｂｂｅｒｉＳ

ｓｉｇｎａｌｔｅｍｐ：ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗｄｏｗｎｔｏ０）ｓｉｇｎａｌｔ１：ｉｎｔｅｇｅｒｒａｎｇｅ０ｔｏ２６８４３５４５５：ｓｉｇｎａｌｔ２：ｉｎｔｅｇｅｒｒａｎｇｅ０ｔｏ２６８４３５４５５：ｓｉｇｎａｌｔ３：ｉｎｔｅｇｅｒｒａｎｇｅ０ｔｏ２６８４３５４５５：ｂｅｇｉｎ

ｔｌ＜＝ｃｏｎｖ—ｉｎｔｅｇｅｒ（ａ）：

ｔ２＜＝ｃｏｎｖｉｎｔｅｇｅｒ（ｂ）：

ｔ３＜＝ｔｌ—ｔ２一ｃｏｎｖ—ｉｎｔｅｇｅｒ（ｃｉｎ）：

ｔｅｍｐ＜＝ｃｏｎｖ＿ｓｔｄ＿ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｔ３，２９）：

ｓ＜＝ｔｅｍｐ（ｄｗ一１ｄｏｗｎｔｏ０）：

ｃｏｕｔ＜＝ｔｅｍｐ（ｄｗ）：

ｅｎｄ：一借位输入～减法器输入ｂ～借位输出～减法器输入ａ一减法器输出Ｓ、ａｒｃｈｉｔｅｃｔｕｒｅ

摹十ＦＰＧＡ的牟州步数’，频率计的设计

１．３顶层ＶＨＤＬ源程序

１ｉｂｒａｒｙｉｅｅｅ：

ｕｓｅｉｅｅｅ．ｓｔｄ—ｌｏｇｉｃ一１１６４．ａｌ１：ｕｓｅｉｅｅｅ．ｓｔｄ．１０９ｉｃ＿ｕｎｓｉｇｎｅｄ．ａｌｌｕｓｅｉｅｅｅ．ｓｔｄ—ｌｏｇｉｃ＿ａｒｉｔｈ．ａ１１：ｅｎｔｉｔｙｔｏｐｌｅｖｅｌｉＳ

ｇｅｎｅｒｉｃ（ｄｗ：ｉｎｔｅｇｅｒ：＝２７）：

ｐｏｒｔ（

ｃｌｋＯ：ｉｎｓｔｄ—ｌｏｇｉｃ：

ｃｌｋｘ：ｉｎｓｔｄ—ｌｏｇｉｃ：

ｃｌｋｓ：ｉｎｓｔｄ＿ｌｏｇｉｃ：

ｃｎｔ９：ｏｕｔｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（３ｄｏｗｎｔｏ０）ｓｇ：ｏｕｔｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（６ｄｏｗｎｔｏ０）ｃｎｔ：ｏｕｔｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（８ｄｏｗｎｔｏ０）ｄｐ：ｏｕｔｓｔｄ—ｌｏｇｉｃ：

Ｐ：ｏｕｔｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（３５ｄｏｗｎｔｏ０））：

ｅｎｄ：

ａｒｃｈｉｔｅｃｔｕｒｅｔｏｐｏｆｔｏｐｌｅｖｅｌｉｓｃｏｍｐｏｎｅｎｔｃｏｕｎｔｅｒ３０

ｐｏｒｔ（ｃｌｋ，ｃｌｒ，ｅｎａ：ｉｎｓｔｄ＿ｌｏｇｉｃ：

ｏｖ：ｏｕｔｓｔｄ＿ｌｏｇｉｃ：

ｑ：ｏｕｔｓｔｄ－ｌｏｇｉｃｖｅｃｔｏｒ（２６ｄｏｗｎｔｏ０））ｅｎｄｃｏｍｐｏｎｅｎｔ：

ｃｏｍｐｏｎｅｎｔｃｏｎｔｒｏｌ

ｐｏｒｔ（ｃｌｋ：ｉｎｓｔｄ—ｌｏｇｉｃ：

ｃｒｅｇ：ｂｕｆｆｅｒｓｔｄ—ｌｏｇｉｃ：

ｃｌｒ。ｃｐ：ｏｕｔｓｔｄ－ｌｏｇｉｃ）

ｅｎｄｃｏｍｐｏｎｅｎｔ：

ｃｏｍｐｏｎｅｎｔｍｕｌｔｎ

ｇｅｎｅｒｉｃ（ｄｗ：ｉｎｔｅｇｅｒ：＝２７）：ｐｏｒｔ（

ｃｌｋ：ｉｎｓｔ（Ｌｌｏｇｉｃ：

ａ：ｉｎｓｔｄ＿ｌｏｇｉｃｖｅｃｔｏｒ（ｄｗ—ｌｄｏｗｎｔｏ０）；ｂ：ｉｎｓｔｄ．１０９ｉｃｖｅｃｔｏｒ（ｄ旷ｌｄｏｗｎｔｏ０）：ｐ：ｏｕｔｓｔｎｌｏｇｉｃｖｅｃｔｏｒ（２＊ｄｗ一１ｄｏｗｎｔｏｓｔａｒｔ：ｉｎｓｔｄ—ｌｏｇｉｃ：ｆｉｎｉｓｈｅｄ：ｂｕｆｆｅｒｓｔｔｌｏｇｉｃ：

ｆ：ｏｕｔｓｔｔｌｏｇｉｃ

ｄｆ：ｏｕｔｓｔｄ—ｌｏｇｉｃ

）：

ｅｎｄｃｏｍｐｏｎｅｎｔ：

ｃｏｍｐｏｎｅｎｔｄｉｖｉｄｅｒ

ｇｅｎｅｒｉｃ（ｄｗ：ｉｎｔｅｇｅｒ：＝２７）：ｐｏｒｔ（

ｃｌｋ：ｉｎｓｔ（Ｌｌｏｇｉｃ：

ａ．ｉｎｓｔｄ—ｌｏｇｉｃ＿ｖｅｃｔｏｒ（ｄｗ＊２—１ｄｏｗｎｔｏＯ）：一被除数ｂ．ｉｎｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗｄｏｗｎｔｏ０）：一除数ｐ：ｏｕｔｓｔｄ＿ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ＊２一ｌｄｏｗｎｔｏ０）～商ｓｔａｒｔ：ｉｎｓｔｄ—ｌｏｇｉｃ：一开始信号ｆｉｎｉｓｈｅｄ：ｂｕｆｆｅｒｓｔｄ—ｌｏｇｉｃ一结束信号）：

ｅｎｄｃｏｍｐｏｎｅｎｔ：

ｃｏｍｐｏｎｅｎｔｂｔｏｄ

ｐｏｒｔ（ｃｌｋ：ｉｎｓｔｄｌｏｇｉｃ；

ｃｌｋＯ：ｉｎｓｔｄ—ｌｏｇｉｃ：

ｈｄ：ｉｎｓｔｄｌｏｇｉｃ＿ｖｅｃｔｏｒ（２９ｄｏｗｎｔｏＯ）：ｂｃｄ：ｏｕｔｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（３９ｄｏｗｎｔｏ０）

）：

ｅｎｄｃｏｍｐｏｎｅｎｔ：

一

苎±！Ｑ皇堕全型兰墼：兰塑！生塑壁生

ｓｉｇｎａｌｓｉｇｎａｌｓｉｇｎａｌｓｉｇｎａｌ

ｑＯ：ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ～１ｑｘ：ｓｔｄ－ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ～１

ｄｏｗｎｔｏｄｏｗｎｔｏ

０）：０）：

ｄｏｗｎｔｏｄｏｗｎｔｏｄｏｗｎｔｏ

ｍｕｌｔ—ｑＯ＿ａ：ｓｔｔｌｏｇｉｃ＿ｖｅｃｔｏｒ（ｄｗ一１

ｍｕｌｔ＿ｑＯ—ｂ：ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ一１

ｏｕｔ：ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ＊２—１

０）：０）：０）

ｓｉｇｎａｌｍｕｌｔ

ｓｉｇｎａｌｓｉｇｎａｌ

ｄｉｖｉｄｅｒ＿ａ：ｓｔｄ－ｌｏｇｉｃｖｅｃｔｏｒ（ｄｗ＊２—１ｄｉｖｉｄｅｒ＿ｂ：ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ

ｖｅｃｔｏｒ（ｄｗ

ｄｏｗｎｔｏ

０）

ｄｏｗｎｔｏｄｏｗｎｔｏ

０）：０）：

ｓｉｇｎａｌｄｉｖｉｄｅｒ—ｂｔ：ｓｔｄ—ｌｏｇｉｃ

ｓｉｇｎａｌｓｉｇｎａｌ

ｃｉｎｌ：ｓｔｄ—ｌｏｇｉｃｃｉｎ２：ｓｔｄ—ｌｏｇｉｃ

ｓｉｇｎａｌｓｉｇｎａｌｓｉｇｎａｌ

ｃｐ：ｓｔｄ—ｌｏｇｉｃ：一计数使能终止信号ｃｌｒ，ｃｌｘ：ｓｔｄ—ｌｏｇｉｃ：～计数器清零ｌｏｃｋ：ｓｔｄ—ｌｏｇｉｃ：一数值锁存

ｓｉｇｎａｌｓｉｇｎａｌ

ｑＯ—ｃｌｋＯ：ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ一１

ｄｏｗｎｔｏｄｏｗｎｔｏ

０）０）

ｑｘ—ｃｌｋｘ：ｓｔｔｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ－１

ｓｌｇｎａｌｓｉｇｎａｌｓｉｇｎａｌ

ｓｔａｒｔ

ｍ：ｓｔｄ－ｌｏｇｉｃ：

ｆｉｎｉｓｈｅｄ＿ｍ：ｓｔｄ－ｌｏｇｉｃ：ｓｔａｒｔ—ｄ：ｓｔｄ－ｌｏｇｉｃ：

ｓ１’ｇｎａｌｆｉｎｉｓｈｅｄ—ｄ：ｓｔｄ—ｌｏｇｉｃ：ｓｉｇｎａｌｓｉｇｎａｌｓｉｇｎａｌ

ＰＰ：ｓｔｄ—ｌｏｇｉｃ：ｆｆ：ｓｔｄ—ｌｏｇｉｃ；ｄｆ：ｓｔｄ—ｌｏｇｉｃ：

ｄｑ：ｉｎｔｅｇｅｒｒａｎｇｅ０ｔｏ２

ｓｉｇｎａｌ

ｓｉｇｎａｌｓｉｇｎａｌ

ｑＰ：ｓｔｄ＿ｌｏｇｉｃ—ｖｅｃｔｏｒ（ｄｗ＊２—１ｑｑ：ｓｔｄ－ｌｏｇｉｃ＿ｖｅｃｔｏｒ（２９

ｄｏｗｎｔｏ

０）

ｄｏｗｎｔｏ

０）：

６０

ｇｎａｌ

ｇｎａｌｐｐｐ：ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（３５ｄｏｗｎｔｏ０）ｃｎｔｔ：ｓｔｄ－ｌｏｇｉｃ—ｖｅｃｔｏｒ（３ｄｏｗｎｔｏ０）

ｇｎａｌａ．ｓｔｄ＿ｌｏｇｉｃ—ｖｅｃｔｏｒ（３ｄｏｗｎｔｏ０）：

ｂｅｇｉｎ

ｕｌ：ｃｏｕｎｔｅｒ３０ｐｏｒｔ

Ｕ２：ｃｏｕｎｔｅｒ３０ｐｏｒｔ

ｕ３：ｃｏｎｔｒｏｌ

ｕ４：ｍｕｌｔｎｐｏｒｔｐｏｒｔｍａｐ（ｃｌｋ＝＞ｃｌｋＯ，ｃｌｒ＝＞ｃｌｒ，ｅｎａ＝＞ｃｐ，ｏｖ＝＞ｃｉｎｌ，ｑ２＞ｑＯ）：ｍａｐ（ｃｌｋ＝＞ｃｌｋｘ，ｃｌｒ＝＞ｃｌｒ，ｅｎａ＝＞ｃｐ，ｏｖ＝＞ｃｉｎ２，ｑ。＞ｑｘ）：ｍａｐ（ｃｌｋ＝＞ｃｌｋｓ，ｃｒｅｇ＝＞ｌｏｃｋ，ｃｌｒ＝＞ｃｌｒ，ｃｐ＝＞ｃｐ）：

ｍａｐ（ｃｌｋ＝＞ｃｌｋＯ，ａ＝＞ｍｕｌｔ＿ｑＯ＿ａ，ｂ＝＞ｍｕｌｔ＿ｑＯ＿ｂ，ｐ＝＞ｍｕｌｔ＿ｏｕｔ，ｓｔａｒｔ＝＞ｃｌｘ，ｆｉｎｉｓｈｅｄ＝＞ｆｉｎｉｓｈｅｄ＿ｍ，ｆ＝＞ｆｆ，ｄｆ＝＞ｄｆ）：

ｕ５：ｄｉｖｉｄｅｒｐｏｒｔ

ｍａｐ（ｃｌｋ＝＞ｃｌｋＯ，ａ＝＞ｄｉｖｉｄｅｒ＿ａ，ｂ＝＞ｄｉｖｉｄｅｒ＿ｂ，ｐ＝＞ｑｐ，ｓｔａｒｔ＝＞ｆｆ，ｆｉｎｉｓｈｅｄ２＞ｆｉｎｉｓｈｅｄｄ）：

ｐｏｒｔｕ６：ｂｔｏｄｍａｐ（ｃｌｋ＝＞ｆｉｎｉｓｈｅｄｄ，ｃｌｋＯ＝＞ｃｌｋＯ，ｈｄ＝＞ｑｑ，ｂｃｄ２＞ＰＰＰ）：

ｑｑ＜＝ｑｐ（２９

ｐ＜＝ｐｐｐ（３５ｄｏｗｎｔｏ０）：ｄｏｗｎｔｏ０）：

ｐｒｏｃｅｓｓ（ｃｌｒ，ｃｌｋＯ）

ｂｅｇｉｎ

ｉｆｃｌｒ＝’０’ｔｈｅｎｄｑ＜＝Ｏ；

ｅｌｓｉｒｃｌｋＯ’ｅｖｅｎｔａｎｄｃｌｋＯ＝’１＇ｔｈｅｎ

ｉｆｄｑ＜ｄｑ’ｈｉｇｈｔｈｅｎ

ｄｑ＜＝ｄｑ＋ｌ：

ｅｌｓｅｄｑ＜＝ｄｑ；

ｅｎｄｉｆ：

ｅｎｄｉｆ；

ｅｎｄｐｒｏｃｅｓｓ：

ｐｒｏｃｅｓｓ（ｄｑ）

ｂｅｇｉｎ

ｉｆｄｑ＝ｌｔｈｅｎ

ｃｌｘ＜＝’１’：

ｅｌｓｅｃｌｘ＜＝’０’６ｌ

基于ＦＰＧＡ的伞Ｍ步数。，频率计的设计

ｅｎｄｉｆ：

ｅｎｄｐｒｏｃｅｓｓ

ｐｒｏｃｅｓｓ（１０ｃｋ）

ｂｅｇｉｎ

ｉｆｌｏｃｋ＝’１’ａｎｄｌｏｃｋ’ｅｖｅｎｔｔｈｅｎ

ｑＯ＿ｃｌｋＯ＜＝ｑＯ：

ｑｘ＿ｃｌｋｘ＜＝ｑｘ：

ｅｎｄｉｆ：

ｅｎｄｐｒｏｃｅｓｓ：

ｐｒｏｃｅｓｓ（ｃｌｒ，ｍｕｌｔ—ｑＯａ，ｍｕｌｔ—ｑＯ—ｂ）

ｂｅｇｉｎ

ｉｆｃｌｒ＝’１’ａｎｄｃｌｒ’ｅｖｅｎｔ

ｍｕｌｔｑＯ—ａ＜＝ｑｘ—ｃｌｋｘ：ｔｈｅｎ

ｍｕｌｔ—ｑＯ』＜＝”１０１１１ｉ１０１０１１１１００００１００００００００”ｅｎｄｉｆ：

ｅｎｄｐｒｏｃｅｓｓ：

ｐｒｏｃｅｓｓ（ｄｆ，ｄｉｖｉｄｅｒ～ｂｔ）

ｂｅｇｉｎ

ｉｆｄｒ＝’１’ａｎｄｄｆ’ｅｖｅｎｔｔｈｅｎ

ｄｉｖｉｄｅｒ＿ｂｔ（ｄｗ一１ｄｏｗｎｔｏ０）＜＝ｑ０一ｃｌｋＯ（ｄｗ一１ｄｏｗｎｔｏ０）．ｄｉｖｉｄｅｒ—ｂｔ（ｄｗ）＜＝’０’：

ｅｎｄｉｆ：

ｅｎｄｐｒｏｃｅｓｓ：

ｐｒｏｃｅｓｓ（ｄｉｖｉｄｅｒ—ａ，ｄｉｖｉｄｅｒ＿ｂ，ｆｉｎｉｓｈｅｄ—ｄ，ｆｆ）ｂｅｇｉｎ

ｉｆｆｆ＝’１’ａｎｄｆｆ’ｅｖｅｎｔｔｈｅｎ

ｉｆｆｉｎｉｓｈｅｄ—ｄ＝’１’ｔｈｅｎ

ｄｏｗｎｔｏｄｉｖｉｄｅｒ—ａ（ｄｗ＊２—１

ｄｉｖｉｄｅｒ＿ａ（ｄｗ一１ｄｗ）＜＝ｍｕｌｔ—ｏｕｔ（ｄｗ＊２—１ｄｏｗｎｔｏｄＷ）ｄｏｗｎｔｏｏ）＜＝ｍｕｌｔ—ｏｕｔ（ｄｗ一１ｄｏｗｎｔｏ０）：

ｄｉｖｉｄｅｒ＿ｂ（ｄｗ一１ｄｏｗｎｔｏ０）＜＝ｄｉｖｉｄｅｒｂｔ（ｄＷ一１ｄｏｗｎｔｏ０）ｄｉｖｉｄｅｒ＿ｂ（ｄｗ）＜＝’０’；

ｅｎｄｉｆ：

ｅｎｄｉｆ：

ｅｎｄｐｒｏｃｅｓｓ：

８进制计数器

ｐｒｏｃｅｓｓ（ｃｌｋＯ）

ｂｅｇｉｎ

ｉｆｃｌｋＯ＝’１’ａｎｄｃｌｋＯ’ｅｖｅｎｔｔｈｅｎ

ｉｆｃｎｔｔ＜８ｔｈｅｎ

一ｃｎｔｔ＜＝ｃｎｔｔ＋１：

ｅｌｓｅｃｎｔｔ（＝”００００。：

ｅｎｄｉｆ；

ｉｆｃｎｔｔ＝”００００’ｔｈｅｎｄｐ＜＝’１

ｅｌｓｅｄｐ＜＝’０’：

ｅｎｄｉｆ；

ｅｎｄｉｆ：

ｃｎｔｇ＜＝ｃｎｔｔ：

ｅｎｄｐｒｏｃｅｓｓ：

循环描述

～一…一一…一…一一一……一一数码管段选程序ｐｒｏｃｅｓｓ（ｃｎｔｔ）

ｂｅｇｉｎ

ｃａｓｅｃｎｔｔｉｓ

ｄｏｗｎｔｏ

ｄｏｗｎｔｏ

ｄｏｗｎｔｏ

ｄｏｗｎｔｏ

ｄｏｗｎｔｏ

ｄｏｗｎｔｏｗｈｅｎ”００００”＝＞ａ＜＝ｐｐｐ（３ｗｈｅｎ”０００１’＝＞ａ＜＝ｐｐｐ（７ｗｈｅｎ’００１０”＝）ａ＜＝ｐｐｐ（１ｌｗｈｅｎ’００１０）：４）：８）：１２）１６）２０）１’＝）ａ＜＝ｐｐｐ（１５ｗｈｅｎ’０１００”＝＞ａ＜＝ｐｐｐ（１９ｗｈｅｎ’Ｏ１０１’＝＞ａ＜＝ｐｐｐ（２３

摹于ＦＰＧＡ的伞¨步教‘一频率计的Ｉ垃计

ｗｈｅｎ’０１

ｗｈｅｎ”０１１０”＝＞ａ＜＝ｐｐｐ（２７１１’＝＞ａ＜＝ｐｐｐ（３１ｄｏｗｎｔｏｄｏｗｎｔｏ

ｄｏｗｎｔｏ２４）２８）３２）ｗｈｅｎ’１０００’＝＞ａ＜＝ｐｐｐ（３５

ｗｈｅｎｏｔｈｅｒｓ＝＞ｎｕｌｌ：

ｅｎｄｃａｓｅ：

ｅｎｄｐｒｏｃｅｓｓ：

～……一一～…一一一…一一●…直接描述一－．＿……一一扫描方式

译码序程ｐｒｏｃｅｓｓ（ａ，ｃｉｎｌ，ｃｉｎ２）

ｂｅｇｉｎ

ｉｆｃｉｎｌ＝’０’ａｎｄｃｉｎ２＝’０’ｔｈｅｎ

ｃａｓｅａｉＳ

ｗｈｅｎ”００００”＝＞ｓｇ＜＝”０１１１１１１”；ｗｈｅｎ”０００１”＝＞ｓｇ＜＝”００００１１０”ｗｈｅｎ”００１０”＝＞ｓｇ＜＝”１０１１０１１”；ｗｈｅｎ”００１１”＝＞ｓｇ＜＝”１００１１１１”ｗｈｅｎ”０１００”＝＞ｓｇ＜＝”１１００１１０’：ｗｈｅｎ”０ｔ０１”＝＞ｓｇ＜＝“１１０１１０１”ｗｈｅｎ”０１１０”＝＞ｓｇ＜＝”１１１１１０１”：ｗｈｅｎ”０１１１”＝＞ｓｇ＜＝”００００１１ｌ”ｗｈｅｎ”１０００”：＞ｓｇ＜＝４ｌｌｌｌｌｌｌ”；ｗｈｅｎ”１００１”＝＞ｓｇ＜＝”１１０１１１１”ｗｈｅｎｏｔｈｅｒｓ＝＞ｎｕｌｌ：

ｅｎｄｃａｓｅ：

ｅｌｓｅｓｇ＜＝’１１１０００１”：

ｅｎｄｉｆ：

ｅｎｄｐｒｏｃｅｓｓ；

直接描述

ｐｒｏｃｅｓｓ（ｃｎｔｔ）

ｂｅｇｉｎ

ｃａｓｅｃｎｔｔｉＳ

ｗｈｅｎ’００００’＝＞ｃｎｔ＜＝’１１１１１１１１０’

ｗｈｅｎ”０００１”＝＞ｃｎｔ＜＝”１１１１１１１０１４

ｗｈｅｎ”００１０”＝＞ｃｎｔ＜＝”１１１１１１０１１”

ｗｈｅｎ”００１１”＝＞ｃｎｔ＜＝。１１１１１０１１１’

．耋三。。．．．。。。．。。。．．．．．．．．一

ｗｈｅｎ’Ｏ１００”＝＞ｃｎｔ＜＝”１ｉＩ１０１１１ｌ”

ｗｈｅｎ”０１０１”：＞ｃｎｔ＜＝４１ｉ１０１ＩｉＩｌ”

ｗｈｅｎ”０１１０”＝＞ｃｎｔ＜＝’１１０１１１１１１”

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基于FPGA的全同步数字频率计的设计

作者：

学位授予单位：包本刚湖南大学

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下载时间：20xx年12月10日