A/D采集模块设计

学院名称：   电气信息工程学院 

专    业：   测控技术与仪器   

班    级：     07测控       

姓    名：           

学    号：            

指导教师：             

20##年12月20日

目录

一、实验目的

二、实验原理

1.ADC0809的原理及原理图

2.AD574A的原理及原理图

三、实验过程

四、实验结果

五、结束语

六、参考文献

一、实验目的：

学习用状态机实现对ADC0809,AD574A等A/D转换器的采样控制。

二、实验原理：

1.ADC0809的原理及原理图

图2.1和图2.2分别是ADC0809的工作时序图以及采样状态图。时序图中，START为转换启动控制信号，高电平有效，ALE为模拟信号输入宣统端口地址所存信号，上升沿有效；一旦START有效后，状态信号EOC变为低电平，表示进入转换状态，转换时间约为100us。转换结束后，EOC将变为高电平。此后外部控制可使OE由低电平变为高电平（输出有效），此时，ADC0809的输出数据总线D[7…0]从原来的高阻态变为输出数据有效。

由状态图也可看到，状态st2中需要对ADC0809工作状态信号EOC进行测试，如果为低电平，表示转换没有结束，仍需要停留在st2状态中等待，直到变成高电平后才说明转换结束，在下一个时钟脉冲到来时转向状态st3。在状态st3，由状态机向ADC0809发出转换好的8位数据输出允许命令，这一状态周期同时可作为数据输出稳定周期，以便能在下一状态中向锁存器中锁入可靠的数据。在状态st4，由状态机向FPGA中的锁存器发出锁存信号（LOCK的上升沿），将ADC0809的输出数据进行锁存。

图2.1   ADC0809工作时序

图2.2控制ADC0809采样状态图

2.AD574A的原理及原理图

(1)12位A／D转换器芯片AD574A特点：芯片内部包含微机接口逻辑和三态输出缓冲器，可以直接与8 位、12 位或16 位；输出可以是12位一次读出或分两次读出，先读高8位，再读低4位；输入电压可有单极性和双极性两种；对外可提供一个+10V基准电压，最大输出电流1.5mA；有较宽的温度使用范围。

 (2) 芯片引脚功能如图2.4所示：

图2.4  AD574A引脚功能

(3)启动转换的时序：

在启动转换后，各控制信号不起作用，只有STS信号标志工作状态。读出数据也同样由CE来启动，读时序如下图2.5所示：

图 2.5  AD574A 读时序图

三、实验过程

本次实验是采用QuartusⅡ软件进行编译与仿真。步骤如下：

1.  打开QuartusⅡ6.0软件，进入QuartusⅡ欢迎界面。

2.      鼠标单击File---new，出现如下窗口，选择“VHDL FILE”，在弹出的窗口中输入VHDL程序文件。

3.      输入完毕后，点击保存，由于接下来步骤繁琐，我就把它简述为保存并新建工程。

4.      接下来就进行编译，选择下图processing菜单中的start complilation命令。若有VHDL程序有错误，则编译不会完成并弹出对话框提示如下图所示，单击确定后，手动排除错误。方法是在红色的错误提示上双击鼠标左键，软件会自动找到可能是错误的地方或者软件认为不符合规范的地方，排除错误后，再重新执行编译过程。

5.      完成编译后方可进行时序波形的仿真，也称为软件仿真，仿真的前提条件是要有波形文件。仿真的过程可以分为新建波形文件，添加节点，设置仿真时间长度，绘制波形，存储文件，启动仿真等步骤。

6.      附上程序清单：

（1）ADC0809程序清单

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY vhdl1 IS

PORT(D  : IN STD_LOGIC_VECTOR(7 DOWNTO 0); 

            --来自0809转换好的8位数据

CLK  : IN STD_LOGIC;             --状态机工作时钟

EOC  : IN STD_LOGIC;          --转换状态指示，低电平表示正在转换

ALE  : OUT STD_LOGIC;         --8个模拟信号通道地址锁存信号

START  : OUT STD_LOGIC;       --转换开始信号

OE  : OUT STD_LOGIC;          --数据输出3态控制信号

ADDA  : OUT STD_LOGIC;        --信号通道最低位控制信号

LOCK0  : OUT STD_LOGIC;       --观察数据锁存时钟

Q  : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); --8位数据输出

END vhdl1;

ARCHITECTURE behav OF vhdl1 IS

TYPE states IS (st0, st1, st2, st3,st4) ; --定义各状态子类型

 SIGNAL current_state, next_state: states :=st0 ;

 SIGNAL REGL        : STD_LOGIC_VECTOR(7 DOWNTO 0);

 SIGNAL LOCK        : STD_LOGIC; -- 转换后数据输出锁存时钟信号

 BEGIN

ADDA <= '1';--当ADDA<='0'，模拟信号进入通道IN0；当ADDA<='1'，则进入通道IN1

Q <= REGL; LOCK0 <= LOCK ;

 COM: PROCESS(current_state,EOC,CLK)  BEGIN  --规定各状态转换方式

 IF CLK'EVENT AND CLK='1' 

THEN

CASE current_state IS           

 WHEN st0=>ALE<='0';START<='0';LOCK<='0';OE<='0';

next_state<= st1; --0809初始化

 WHEN st1=>ALE<='1';START<='1';LOCK<='0';OE<='0';

next_state<= st2; --启动采样

  WHEN st2=> ALE<='0';START<='0';LOCK<='0';OE<='0';   

  IF (EOC='1') THEN next_state<= st3; --EOC=1表明转换结束

ELSE next_state<= st2;  END IF ;    --转换未结束，继续等待

 WHEN   st3=> ALE<='0';START<='0';LOCK<='0';OE<='1';

next_state<= st4;--开启OE,输出转换好的数据

WHEN st4=> ALE<='0';START<='0';LOCK<='1';OE<='1'; next_state<= st0;

WHEN OTHERS =>next_state<= st0;   END CASE ;

END IF;

 END PROCESS COM ;

  REG: PROCESS (CLK) 

    BEGIN

     IF (CLK'EVENT AND CLK='1') THEN current_state<=next_state; END IF;

  END PROCESS REG ;      -- 由信号current_state将当前状态值带出此进程:REG

  LATCH1: PROCESS (LOCK) -- 此进程中，在LOCK的上升沿，将转换好的数据锁入

    BEGIN

    IF LOCK='1' AND LOCK'EVENT THEN   REGL <= D ; END IF;

    END PROCESS LATCH1 ;

END behav;

（2）AD574A程序清单：LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY ADCINT1 IS

PORT(D:IN STD_LOGIC_VECTOR(11 DOWNTO 0);

  CLK:IN STD_LOGIC;

  STS:IN STD_LOGIC;

  CE:OUT STD_LOGIC;

  CS:OUT STD_LOGIC;

  RCN:OUT STD_LOGIC;

  A0:OUT STD_LOGIC;

  SL: OUT STD_LOGIC;

  LOCK0:OUT STD_LOGIC;

  Q:OUT STD_LOGIC_VECTOR(11 DOWNTO 0));

END ENTITY ADCINT1;

ARCHITECTURE behav OF ADCINT1 IS

TYPE states IS(st0,st1,st2,st3,st4,ST5);

SIGNAL current_state,next_state:states:=st0;

SIGNAL REGL :STD_LOGIC_VECTOR(11 DOWNTO 0);

SIGNAL LOCK :STD_LOGIC;

BEGIN

A0<='0';

SL<='1';

Q<=REGL;

LOCK0<=LOCK;

COM:PROCESS(current_state,STS)

BEGIN

IF(CLK'EVENT AND CLK='1') THEN

CASE current_state IS

WHEN st0=>CE<='0';CS<='0';RCN<='0';LOCK<='0';

next_state<=st1;

WHEN st1=>CE<='1';CS<='0';RCN<='0';LOCK<='0';

next_state<=st2;

WHEN st2=>CE<='0';CS<='1';RCN<='1';LOCK<='0';

IF(STS='0')THEN next_state<=st3;

  ELSE next_state<=st2;

  END IF;

WHEN st3=>CE<='0';CS<='0';LOCK<='0';RCN<='1';

next_state<=st4;

WHEN st4=>CE<='1';CS<='0';LOCK<='0';RCN<='1';

next_state<=st5;

WHEN st5=>CE<='1';CS<='0';LOCK<='1';RCN<='1';

next_state<=st0;

WHEN OTHERS=>next_state<=st0;

end case;

END IF;

end process COM;

REG:PROCESS(CLK)

BEGIN

IF(CLK'EVENT AND CLK='1') THEN current_state<=next_state;

END IF;

END PROCESS REG;

LATCH1:PROCESS(LOCK)

BEGIN

IF LOCK='1' AND LOCK'EVENT THEN REGL<=D;END IF;

END PROCESS LATCH1;

END behav;

四、实验结果

图4  ADC0809采样状态机工作时序

五、结束语

这次的数据采集系统课程设计，让我们有机会将课堂上所学的理论知识运用到实际中。并通过对知识的综合利用，进行必要的分析、比较，从而进一步验证了所学的理论知识。同时，这次课程设计也为我们以后的学习打下基础，指导我们在以后的学习，多动脑的同时，要善于自己去发现并解决问题。

通过这次实验，我学会了用状态机对ADC0809和AD574A转换器的采样控制。在实验的过程中遇到了很多困难，但通过查书本和查资料都得到了解决。所以，在学习的过程中遇到困难并不可拍，我可以通过努力将问题一一克服。

六、参考文献

[1]《数据采集与处理技术》马明建编著西安交通大学出版社 2005

[2]《EDA技术与VHDL》潘松，黄继业编著清华大学出版社 2004

 

第二篇：高速数据采集系统中时钟模块的设计与实现

《自动化技术与应用》２００７年第２６卷第６期

经验交流

Ｔｂｃｈｎｉｃａ｜ＣＯｍｍｕｎｉｃａｔｉｏｎｓ

．＿＿ＪＬ

同

口

速数据采集系统中时钟模块的设计与实现

王红林，王

勇，植

勇

（四川大学电子信息学院，四川成都，６１００６４）

摘要：介绍了一种运用Ａｌｔｅｒａ公司的ＣｙｃｌｏｎｅＩＩ芯片ＥＰ２Ｃ３５和ＴＩ公司的ＡＤｓ２８０７为核心的基于ＰｃＩ多通道高速数据采集系统

的设计结构。通过对并行时间交替采样结构和原理的分析…，重点描述了应用ＦＰＧＡ资源实现精准移相时钟模块的设计，从而实现了能满足整个系统要求的高精时钟模块。

关键字：高速数据采集；ＦＰＧＡ；交替时间采样；移相时钟中图分类号：ＴＰ２４７

文献标识码：Ｂ

文章编号：１００３—７２４１（２００７）０６—０１０２—０３

ＤｅＳｉｇｎＯｆ

ａ

ＰｈａＳｅＳｈｉｆｔｉｎｇＣＩＯＣｋｉｎｔｈｅＨｉｇｎＳｐｅｅｄＤａｔａＡＣｑｕｉｓｉｔｉＯｎＳｙＳｔｅｍ

～、＾，ＡＮＧ

Ｈｏｎｇ．Ｕｎ，ＷＡＮＧ

Ｙｂｎｇ，ＺＨＩＹｂｎｇ

（Ｓｃｈｏｏｌｏｆ日ｅｃｔｍＩｌｉｃｓａＩｌｄＩｌｌｆｏｍａｔｉｏｎＥｎｇｉｎｅｅｒｉｎｇ，ＳｉｃｈｕａＩｌ

Ａｂｓｔ船ｃｔ：Ｔｍｓｐａｐｅｒｉｎ订ｏｄｕｃｅｓ

ｗｉｔｌｌＦＰＧＡ

Ｋｅｙ

ｒｅｓｏｕｒｃｅｓ．

ａ

ＵｎｉＶｅｒＳ吼Ｃｈｅｎｇｄｕ，６１（）（）６４，Ｃｈｉｎａ）

ｏｎ

ｍｕｌｄ—ｃｈａｎｎｅｌ１１ｉｇｈｓｐｅｅｄｄａｔａａｃｑｕｉｓｉｔｉｏｎｓｙｓｔｅｍｂａｓｅｄＰＣＩ．Ａｎａｃｃｕｒａｔｅｃｌｏｃｋｍｏ（１ｕｌｅｉｓｄｅｓｉｇｎｅｄ

ｗｏｒｄｓ：ｈｉ曲ｓｐｅｅｄｄａｔａａｃｑｕｉｓｉｔｉｏｎ；ＦＰＧＡ；ｔｉｍｅ—ｓｈａｒｅｄｓａｍｐｌｉｎｇ；ｐｈａｓｅｓｈｉｆｔｉｎｇｃｌｏｃｋ

１

引言

随着现代科学技术的发展，数据采集技术已渗透到地质勘

制信息的数据流。再送到ＦＩＦ０缓冲后，在异步读时钟和控制信号的控制下，写入ＤＤＲ—ＳＤＲＡＭ中存储，也可通过ＦＩＦＯ和ＰＣＩ接口与ＰＣ机进行通信等后续处理和应用。

探、医疗器械、雷达、通讯、测控等众多技术领域，对采样速率和采样精度提出了越来越高的要求。但目前受ＡＤ芯片发展水平的限制，单片ＡＤ很难同时做到高速率和高精度采样，为了突破高速率、高精度的瓶颈，用多片高速的ＡＤ芯片进行交替采样是提高系统采样率的一种有效方法。在多片并行ＡＤ采样系统中，

信号的重构对于采样时钟的精度要求相当严格，传统的晶体振荡

器加移位电路和滤波电路的模拟方式已不能满足这一要求；采用专用的时钟芯片，时钟模块的灵活性又不够；本设计采用ＦＰＧＡ的内部专用时钟模块和逻辑资源构建了能满足系统要求的灵活

的高精准时钟模块。

图１数据采集系统结构图

在传统的数据采集系统中，ＡＤ的控制和数据的转存可通过微处理器来进行控制。当此方式用于高速数据采集系统将会浪费大量ＣＰＵ资源，而对于ＭＣＵ来说根本不可能控制高速数据的

２

数据采集系统简介

系统设计架构如图ｌ所示：

首先前端输入的模拟信号经过信号调理电路处理后，送到

采集和存储过程。因为，一般将ＡＤ转换的结果读入，然后再转存到片外的存储器中，此过程至少需要４个机器周期。传统的微处理器或者采用ＡＲＭ的方案，根本不能满足系统的需要。因此，本系统采用ＦＰＧＡ方案来实现５０Ｍ时钟采样率１４位精度的高速数据采集系统，同时通过ＰｃＩ总线与ＰＣ机通信。

ＡＤＳ２８０７转换器。每通道ＡＤ输出的１４位数字信号通过应用

ＦＰＧＡ内部的逻辑电路合并处理后，形成一个６４位的带符号和控

收稿日期：２００６—１卜０３

时钟模块设计与实现

万方数据　

经验交流

Ｔ酏ｈｎｉｃａ｜ＣＯｍｍｕｎｉｃａｔｉＯｎｓ

《自动化技术与应用》２００７年第２６卷第６期

３。ｌＦＰＧＡ内嵌锁相环原理分析

随着系统时钟频率的逐步提升，Ｉ／０性能要求越来越高，于

语言描述，运用Ｄ触发器的时延特陛和综合时加入硬时延约束【４］条件从而达到精准的移相要求。其部分关键代码如下：

是在ＦＰＧＡ内部出现了专门的时钟管理单元，其最具有代表性的

ｉｆ（删—ｎ）

就是延时锁定环（ＤＬＬ）和锁相环（ＰＬＬ）两种电路。ＤＬＬ作为Ｘｉｌｉｎｘ公司的纯数字电路实现的离散延时单元电路模块，不能过滤掉时钟源的抖动，而且会引入固有的抖动，造成抖动的积累。

本系统选用Ａｌｔｅｒａ公司的内嵌ＰＬＬ管理单元的ＣｙｄｏｎｅＩＩ芯片为核心器件。ＰＬＬ作为Ａｌｔｅｍ在ＦＰＧＡ内嵌的模拟时钟管

理单元，在消除时钟抖动，延迟等方面有着卓越的表现。其结构原

ｄｋｏｕｔ＜＝４１ｂ００００：ｅｌｓｅｉｆ（ｓｐ—ｄｐ—ｓｅｌ＝＝ｌ’ｂｏ）

ｃｍｏｕｔ＜＝｛Ｓｐ—ｉｎｃ墩，ｓｐ

ｅｌＳｅｉｆ（ｐⅡｃ墩）

ｉｎｄｋ，ｓｐ

ｉｎｃｌｋ，ｓ皿ｉｎｃｌｋ｝；

ｂｅ翊ｎ

ｃ墩ｏｕｔ【３】＜＝ｃ墩ｏ“２］；

ｄｋｏｕｔ［２］＜＝ｄｋｏｕｔ［１］；ｃｌｋｏｕｔ【１］＜一ｄｋｏｕｔ【０】；ｄｋｏｕｔ［０］＜＝ｄｐｊｎｃＵ‘；

ｅｎｄ

碰?Ｉ：它通过压控振荡器（ＶＣＯ）自振来产生高精时钟，同时反馈给输入端的频率相位检测器（ＰＦＤ）。频率相位检测器根据比较

输入时钟和反馈时钟的相位来判断压控振荡器输出的快慢，同时

输出两个控制信号Ｐｕｍｐ』ｐ和Ｐｕｍｐ—ｄｏⅥｍ给环路低通滤波器（ＬＰＦ）。环路低通滤波器把这些变换成电压信号，再用来控制ＶＣ０的输出频率，当ＰＦＤ检测到输入时钟和反馈时钟的边沿一致时，锁相环锁定。３．２

在编译仿真，时序优化后生成生成供顶层调用的ＳｌＤｅＣＬＫ子模块，再加入舢ｔｐⅡＯ锁相环子模块，就完成了整

个时钟部份的顶层设计。如图３所示：

并行时间交替采样设计原理分析

假定一数据采集系统采样率为￡，共有Ｎ片ＡＤ（其中每片

ＡＤ采样率均为￡／Ｎ）；使采样信号同时到达每片ＡＤ的输入端，由于每路信号的采样率为￡／Ｎ，且均满足相邻两通道之间的时钟相位差３６０／Ｎ度；相邻通道之间的采样时间间隔为Ｅ（１／￡），则Ｎ路信号合并处理后输出的数据率可达到ｅ。在理想情况下，这样的系统称为并行时间交替均匀采样［２］系统，其采样波形示例如图２所示。

Ｊ

图３时钟模块顶层设计原理图

ｏ

一，ｒ１７ｒ＿……ｌ｜ｒ１—Ｔ——二一一～

Ｔ

２Ｔ

（Ｎ～ｔ）Ｔ

ＮＴ

３．３．２仿真测试结果分析

在ＱｕａｒｔｕＳＩｌ５．１的软件平台上用其自带的综合和波形仿真工具对ｃⅨ３，ｃ１１【２，ｃｕ【ｌ，ｃｌｋ０之间的相位差仿真结果如图４所示：

一

图２并行时间交替采样波形示例

ｓｐ一蚓为‘０’：可以得到ｃⅨ３，ｃⅡ【２，ｄｋｌ，ｃｌｌ【０和Ｓｐ一砌【为同

频同相的时钟；当系统需要进行时间交替采样，以提高采样率时，时钟。通过添加ＴｉｍｅＢａｒ标志线可以准确的测得ｃｌｋ３，ｃｌｋ２，

当系统需要用ｓｐ－ｉｎｃｌｋ对四路信号进行同频同相采样时，选择

３．３时钟模块软件设计与实现和测试结果分析３．３．１时钟模块软件设计

在高速高分辨的ＡＤ采样电路中，采样时钟的微小抖动都将大大降低ＡＤ转换电路的信噪比，使其有效位减小，而采样时钟的偏移也将影响两路ＡＤ之间的正交一致性。当然对于高速并行时间交替采样系统，时钟的准确性要求更加严格。当采用基于ＦＰＧＡ内嵌的ｐＬＬ模块和资源来实现此类系统的高精时钟，由于ＦＰＧＡ方式灵活的特点，可以依据现场的具体｜青况，对的内部配置进行修改和调试，可达到十分满意的效果。

由并行交替时间采样的原理分析可知，相邻时钟相位差应为９０度。对于９０度移相设计，采用由上至下的顶层原理图设计。在灿ｔｅｍ公司提供的ＱＬｌａｒｔｕｓＩｌ５．１集成开发环境【３］中，可以直接调用ＰＬＬ模块按实际系统需要进行配置，生成ＰＬＬ子模块，为

把ｓｐ＿ｄｐ＿９ｅｌ置为‘１’，这样可得到四路相邻间相差９００度的同频

ｃ墩１，ｃⅡ∞相互间的相差，当改变姒ｋ的频率进行多次测量：两两

相邻时钟间相位差的最小值为０．４３６ｐｓ；两两相邻时钟间相位差的最大值为０．８６７ｐＳ。

ＳＰ＿ＤＰ—ＣＬＫ子模块提供两个基准时钟电ｉ１１ｃｌｋ和一个四倍频于

ｉｎｃｕ【的ｐ１】ｄｋ时钟。其中ＳＰＤＰ—ＣＬＫ子模块设计采用Ｖｅｍｏｇ

图４

时钟模块仿真波形

（下转第９５页）

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经验交流

ＴｂｃｈｎｉｃａＩ（：ＯｍｍｕｎｉｃａｔｉＯｎｓ

Ⅸ自动化技术与应用》２００７年第２６卷第６期

主控制芯片Ｗ７７Ｅ５８发出命令，ＧＭ８２Ｃ７６５Ｂ来完成相应的指令如读磁道、读卷标、格式化、读数据、写数据、读已删除数据、写已删除数据等。这样主控制芯片与软盘控制芯片之间必定要有相关电路与之配合。

（２）等待主状态寄存器Ｄ７（ＲＱＭ）＝１Ｄ６（ＤＩＯ）＝０

（３）写一个参数，转执行阶段，至全部参数写完；

２．执行阶段：

根据输入的命令和参数，执行命令；如果是读写命令则按规定的中断方式或ＤＭＡ方式与主控制芯片交换数据。

４

软件实现

不论何时，只要ＧＭ８２Ｃ７６５Ｂ处在命令阶段，就可以写入命

３．结果阶段：

主控制芯片必须按顺序读取状态信息和参数信息，两者都不

可少，再用状态信息确定执行的正确性。

令。每一种命令都有一个独一无二的，由所需的参数和状态结果组成的集合。ＧＭ８２Ｃ７６５Ｂ先检验第一个字节，看它是否为一条有效的指令，如果是，则进而执行之；如果是无效的，那么到下一次时ＭＳＲ寄存器中的ＲＱＭ位就为“ｌ”，同时ＤＩＯ位和ＣＢ位也为“１”，表明必须读取ＦＩＦ０【ｌ】ｏ在ＦＩＦ０里会读出一个结果字节８０Ｈ，

表示发出的是无效命令。从ＦＩＦ０读取了结果字节后，

ＧＭ８２Ｃ７６５Ｂ就返回到命令阶段。

ＧＭ８２ｃ７６５Ｂ主状态童在器：

Ｄ０（ＤＯＢ）Ｄｌ（ＤｌＢ）Ｄ２（Ｄ２Ｂ）

０号寻遭虻

１号寻道忙２号寻道忙３号寻道忙

ＦＤＣ

图２读数据或写数据程序框图

Ｄ３（Ｄ３Ｂ）

Ｄ４（ＣＢ）Ｄ５（ＮＤＭ）

忙

非ＤＭＡ方式

一０，ＦＤＣ接收；＝１，ＦＤＣ发送

５

结束语

本接口电路运行稳定、可实珊ｌ生好，已被某电控有限公司采

Ｄ６（ＤＩＯ）

Ｄ７（ＲＱＭ）主骂；统发：彭０瑟０—０．ＦＩ）Ｃ瑶嗣量瓣ｌ

主系统接：数据到＝ｌ；系统取走数据＝０

ｕ

用，生产出实际产品并投放市场。基于本电路设计出的产品是绣花机控制系统的辅助设备，产品性价比高，得到用户的青睐，有很

好的市场前景。

ＧＭ８２Ｃ７６５Ｂ等待的最大时限是１２ｓ，这样可满足主控制

芯片时序关系［２ｌ。在进行读数据或写数据时，ＤＭＡ要予以初始

化，还要始发读命令或写命令。

命令执行三阶段分为：ｌ命令阶段，２执行阶段，３结果阶段。在执行命令前先检查主状态寄存器Ｄ４（ＢｕＳＹ）＝０Ｄ０（寻道）＝０，再进入命令阶段。

１．命令阶段：

（１）主控制芯片往７６５写命令码；

（上接第１０３页）

参考文献：

［１】Ｉｎｔｅｌ公司－夕ｈ围器件系列手册【Ｍ】．上海：匕海科学普及出版社，１９９４［２】李朝青．单片机原理及接口技术【Ｍ】．北京：北京航空航天大学出版社，１９９９

作者简介：郭俊明（１９７６一），男，工程师，研究方向：嵌入式系统开发。

由时钟参数在高速数据采集系统中的影响［５］一文中提出的计算时钟相位偏移对采样有效位和采样后信号的正交一致ｌ生的影响公式计算得出，当偏移误差在１个ｐｓ范围内时，将能满足５０Ｍ采样率和１４位的采样精度的高速高精ＡＤ芯片对时钟的要求。因此，采用ＦＰＧＡ来实现本系统的时钟模块，能严格的满足设计需要。

参考文献：

【ｌ】Ａｌｔｅｒａ．ＩＮＣ．ＣｙｃｌｏｒｌｅＩＩＤｅｖｉｃｅ

ＣｌＯｃｋ

Ｈａｎｄｂｏｏｋ

Ｓｅｃｔｉｏｎ

ＩＩ【Ｚ】．

Ｍａｍｇｅｍｅｎｔ．２００６．１

１９ｌ；

［２１张清洪，吕幼新．多片ＡＤｃ并行采集系统的误差时域测量与校正．［Ｊ］电讯技术．２００５．（４）：１８９

３

Ａ１ｔｅｒａ．ＩＮＣ．ＱｕａｒｔｕＳ１１Ｄｅｖｅｌｏｐｍ∞ｔＳ０ｆｔｗａｒｅＨａｎｄｂｏｏｋ

［Ｚ】ｖ６．０．２００６．１；

［４］吴继华，王诚．ＡｌｔｅｒａＦＰＧＡ／ＣＰＬＤ设计（高级篇）［Ｍ】．北京：人民邮电出版社，２００５．

［５】马永刚，何佩琨等．时钟参数在高速数据采集系统中的影响…，数采与监控．２００５．（９）：２ｌ一２３

４

结束语

时钟作为一个数据采集系统的重要组成部分，对于系统有着

非常重要的作用和地位。通过应用ＦＰＧＡ内部的高速时钟管理模块和资源，设计并实现了能满足系统要求的时钟模块，已在该高速数据采集卡上成功应用。

作者简介：王红林（１９８２一），男，硕士研究生，研究方向：集成电路设计与应用。

万方数据　

高速数据采集系统中时钟模块的设计与实现

作者：

作者单位：

刊名：

英文刊名：

年，卷(期)：

被引用次数：王红林， ， 植勇， WANG Hong lin， WANG Yong， ZHI Yong四川大学电子信息学院,四川,成都,610064自动化技术与应用TECHNIQUES OF AUTOMATION AND APPLICATIONS2007,26(6)1次

参考文献(5条)

1.马永刚;何佩琨 时钟参数在高速数据采集系统中的影响[期刊论文]-数采与监控 2005(09)

2.吴继华;王诚 Altera FPGA/CPLD设计(高级篇) 2005

3.Altera INC Quartus Ⅱ Development Software Handbook v6.0 2006

4.张清洪;吕幼新 多片ADC并行采集系统的误差时域测量与校正[期刊论文]-电讯技术 2005(04)

5.Altera INC Cyclone Ⅱ Device Handbook Section Ⅱ Clock Management 2006

引证文献(1条)

1.漆晶.包杰 基于MPC8280的IMA E1数据采集系统设计[期刊论文]-现代电子技术 2009(4)

本文链接：http://d..cn/Periodical_hljzdhjsyyy200706035.aspx