计算机组成原理实验报告

实验2 八位全加器设计

（一）  实验目的

熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法。

（二）实验任务

通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。

（三）实验要求

做好实验预习，掌握全加器的功能特性。

（四）实验步骤

1.1位半加器设计

a： 根据实验图打开quartusII,打开编辑窗口 ,添加器件在连接线路

b： 原理图存盘,设计好半加器

c：在建立波形文件进行模拟仿真步骤同上次试验。

d：下载到硬件电路模拟。
2.半加器封装成一个器件

使用file》create/update》create symbol file for current file 生成bsf文件即可调用。
3.1位全加器设计

4.8位全加器设计

（五）原理图与仿真图

 

第二篇：1位全加器

本科实验报告

课程名称：        CPLD/FPGA应用设计        

实验项目：           1位全加器            

实验地点：           中区采矿楼二层          

专业班级：    学号：

学生姓名：                           

20##年  3  月  17  日

实验一 原理图方式设计一位全加器

一、实验目的

1．熟悉ispDesignEXPERT System原理图设计流程的全过程。

2．学习简单组合电路的设计方法、输入步骤。

3．学习层次化设计步骤。

4．学习EDA设计的仿真和硬件测试方法。

二、实验原理

1位全加器可以用两个半加器及一个或门连接而成。

三、实验任务：

1．用原理图输入方法设计半加器电路。

2．建立顶层原理图电路。

3．对全加器电路进行仿真分析、引脚锁定、硬件测试

四、实验步骤：

1、建立设计项目：

a、启动

b、创建设计项目

c、选择器件

2、原理图源文件输入：

a、增加原理图输入源文件

b、添加元器件符号

c、添加输入、输出符号

d、连线

e、连线命名

f标记输入、输出

g、定义元器件的属性

h、保存已完成的设计

3、功能和时序仿真

a、建立波形仿真源文件

b、编辑波形文件

c、功能、时序仿真

4、器件适配

5、器件编程

a、结构文件

b、添加JEDEC文件

c器件编程

五、实验结果记录

1、半加器：

2、全加器：

3全加器功能仿真：

4全加器时序仿真：

六、实验分析：

由图知，本实验的目标已达成，及通过硬件仿真实现一个一位二进制全加器。通过图可知，对输入量a, b, cin三者来说可以通过a与b的频率相等，而输出波形则完全符合理论值。

由于本实验是给定源代码，也就是说本次实验只是一个简单的验证实验，只是让我们熟悉max plus II的操作环境与这个软件的使用方法。在实验中，还出现过这样的问题：输出波形出现很多毛刺，比对输入也有延迟。后来知道这只是因为max plus II原本就是按照元器件的真实特性进行的仿真，如果想要得到如图一般的理想输出波形，只需在使用波形输出工具时选择理想波形再进行编译就可以了。